NL8302383A - Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. - Google Patents

Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. Download PDF

Info

Publication number
NL8302383A
NL8302383A NL8302383A NL8302383A NL8302383A NL 8302383 A NL8302383 A NL 8302383A NL 8302383 A NL8302383 A NL 8302383A NL 8302383 A NL8302383 A NL 8302383A NL 8302383 A NL8302383 A NL 8302383A
Authority
NL
Netherlands
Prior art keywords
layer
buried layer
epitaxial layer
buried
effect transistor
Prior art date
Application number
NL8302383A
Other languages
English (en)
Other versions
NL188923C (nl
NL188923B (nl
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NLAANVRAGE8302383,A priority Critical patent/NL188923C/nl
Priority to DE3423776A priority patent/DE3423776C2/de
Priority to US06/627,308 priority patent/US4535529A/en
Priority to CH3177/84A priority patent/CH665308A5/de
Priority to IT21721/84A priority patent/IT1174221B/it
Priority to FR8410513A priority patent/FR2548831B1/fr
Priority to GB08417046A priority patent/GB2143086B/en
Priority to JP59137406A priority patent/JPS6037760A/ja
Priority to CA000458184A priority patent/CA1216966A/en
Publication of NL8302383A publication Critical patent/NL8302383A/nl
Publication of NL188923B publication Critical patent/NL188923B/nl
Application granted granted Critical
Publication of NL188923C publication Critical patent/NL188923C/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

... *\ EHN 10.722 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfge-leiderinrichting vervaardigd volgens de werkwijze".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij in een qppervlaktedeel van een half geleidend substraatgebied een doteringsstof wordt geïntroduceerd ter vorming van ten minste een eerste begraven laag van een eerste 5 geleidingstype, waarna op het substraatgebied een epitaxiale laag met een lagere doterings concentratie in atomen per cm dan de begraven laag wordt aangegroeid, en door diffusie vanuit de begraven laag in het daar boven gelegen deel van de epitaxiale laag een gebied van het eerste geleidings-type wordt gevormd, in welk gebied aan het oppervlak grenzende halfge-10 leiderzones van een half geleider schakelelement worden aangebracht.
De uitvinding heeft bovendien betrekking op een halfgeleiderinrichting, vervaardigd volgens de werkwijze.
Een werkwijze van de beschreven soort is bekend uit de Nederlandse octrooiaanvrage No. 8002492 (EHN 9738) van Aanvraagster.
15 Bij het vervaardigen van een geïntegreerde halfgeleiderinrich ting waarbij halfgeleiderschakelelanenten worden aangebracht in een door diffusie vanuit een begraven laag verkregen gebied, zoals hierboven beschreven, ontstaan vaak problemen wat betreft de reproduceerbaarheid van de elektrische karakteristieken. Deze zijn namelijk in vele gevallen meer 20 of minder sterk afhankelijk van de doteringsconcentratie aan het oppervlak van het uit de begraven laag gediffundeerde gebied. Zo is bijvoorbeeld de drempelspanning van een in dit gebied aangebrachte veldeffekt-transistor met geïsoleerde stuurelektrode in sterke mate van de dotering aan het oppervlak afhankelijk. De faktoren, die bij de beschreven werk-25 wijze de doteringsconcentratie aan het oppervlak beïnvloeden zijn voornamelijk de dotering en de dikte van de epitaxiale laag, en de doteringsconcentratie van de begraven laag, wanneer althans de dotering van het uitgediffundeerde gebied geheel of praktisch geheel door diffusie vanuit de begraven laag tot aan het oppervlak wordt bepaald. De doteringsconcen-30 tratie aan het oppervlak kan dan door kleine afwijkingen in de dikte van de epitaxiale laag en/of in de implantatieparameters van de begraven laag relatief vrij sterk variëren.
In het bijzonder in het geval waarbij de epitaxiale laag en de 8302383 $ PHN 10.722 2 begraven laag van tegengesteld geleidingstype zijn, kunnen hierdoor relatief zeer belangrijke afwijkingen in de oppervlaktedotering optreden. Wanneer, door een toevallige verdikking van de epitaxiale laag of door een toevallige verlaging van de doteringsconcentratie van de begraven 5 laag, het punt waar de vanuit de begraven laag gediffundeerde doteringsconcentratie de achtergrond-doteringsconcentratie van de epitaxiale laag juist compenseert beneden het oppervlak is gelegen, dan ontstaat aan het oppervlak zelfs een invers ielaag.
Deze verschijnselen spelen vooral dan een grote rol, wanneer in 10 het uitgediffundeerde gebied een veldeffekttransistor met geïsoleerde s tuur elektrode wordt gevormd. De drempelspanning daarvan kan onder invloed van bovengenoemde factoren een relatief grote spreiding vertonen tussen verschillende, gelijktijdig bewerkte halfgeleiderschijven. Doch ook van bipolaire schakelelementen kunnen de elektrische eigenschappen, 15 bijvoorbeeld de punch-throughspanning, onder invloed van de genoemde variaties in de oppervlaktedotering een grote spreiding vertonen.
De uitvinding beoogt onder meer, een verbeterde werkwijze aan te geven waarbij, onafhankelijk van toevallige variaties in de dikte van de epitaxiale laag en in de dotering van de begraven laag, goed gedefinieer-20 de en reproduceerbare karakteristieken kunnen worden verkregen.
Volgens de uitvinding is een werkwijze van de in de aanhef beschreven soort daardoor gekenmerkt, dat de genoemde diffusie zodanig wordt uitgevoerd dat boven de begraven laag een oppervlaktelaag met praktisch dezelfde doteringsconcentratie als de oorspronkelijke epitaxiale laag 25 overblijft, waarna de genoemde halfgeleiderzones worden aangebracht.
Volgens de uitvinding wordt de diffusie vanuit de begraven laag met opzet zó uitgevoerd, dat aan het oppervlak een constante referentie-dotering voorhanden is die als basis-dotering voor de aan te brengen halfgeleiderschakelelementen dient, waardoor toevallige variaties als 30 hierboven beschreven in de dikte van de epitaxiale laag en/of in de dotering van de begraven laag, geen rol meer spelen.
Wanneer in het uitgediffundeerde gebied een veldeffekttransistor met geïsoleerde s tuur elektrode wordt aangebracht, wordt met voordeel in het kanaalgebied in de genoemde oppervlaktelaag een implantatie met de 35 drempelspanning bepalende ionen uitgevoerd. Dit is vooral van belang wanneer de begraven laag en de epitaxiale laag van tegengesteld geleidingstype zijn. Door de implantatie wordt dan de oppervlaktelaag in het geleidingstype van de begraven laag omgezet en tevens de drempelspanning re- 8302383 PHN 10.722 3 * produceerbaar bepaald. Deze Implantatie kan onder omstandigheden zonder extra implantatiemasker geschieden, zoals hierna zal worden beschreven.
Van bijzonder belang is de uitvinding bij een werkwijze, waarbij naast de eerste begraven laag van het eerste geleidingstype een tweede 5 begraven laag van het tweede, tegengestelde geleidingstype wordt aangebracht met een doteringsstof, die bij dezelfde temperatuur nagenoeg even snel in de epitaxiale laag diffundeert als die van de eerste begraven laag, en waarbij in het boven de tweede begraven laag gelegen deel van de epitaxiale laag een tweede veldeffekttransisfcor met geïsoleerde stuur-10 elektrode, van met de eerste veldeffekttransistor complementaire struktuur wordt gevormd. Behoudens eventuele latere drempelverschuivingsimplantaties, kan de drenpelspanning van de ene transistor dan door de achtergrond-dotering van de epitaxiale laag, en de drenpelspanning van de andere transistor door een aparte ionenimplantatie bepaald worden, zoals hieronder 15 nader zal warden uiteengezet. Bij gebruik van silicium als halfgeleider-materiaal kunnen als doteringsstof voor de beide genoemde begraven lagen respectievelijk boor en fosfor worden toegepast.
De uitvinding zal thans nader worden beschreven aan de hand van de tekening, waarin Figuur 1 t/m 8 opeenvolgende stadia van een uitvoe-20 ringsvoorbeeld van de werkwijze volgens de uitvinding weergeven.
De figuren zijn niet op schaal getekend, terwijl ter wille van de duidelijkheid vooral de afmetingen in de dikterichting relatief sterk zijn overdreven. Halfgeleidergebieden van hetzelfde geleidings type zijn in dwarsdoorsnede in dezelfde richting gearceerd. Overeenkomstige delen 25 zijn in de tekening in het algemeen met dezelfde verwijzingscijfers aangeduid.
De figuren 1 t/m. 8 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van de vervaardiging van een half geleider inrichting, in dit voorbeeld een geïntegreerde schakeling met twee complementaire MDS-tran-30 sis tors en een bipolaire transistor, door toepassing van de werkwijze volgens de uitvinding.
Uitgegaan wordt (zie Figuur 1) van een halfgeleidend suhstraat-gebied 1, in dit voorbeeld een p-type geleidende siliciurnplaat met een soortelijke weerstand van bijvoorbeeld 10 Ohm.cm en bij voorkeur een op-35 pervlak net een 100 -oriëntatie. Op dit oppervlak wordt door thermische oxydatie een dunne oxydelaag 2 gevormd, met een dikte van bijvoorbeeld 50 nm. Op deze oxydelaag 2 wordt vervolgens door toepassing van bekende technieken een bijvoorbeeld 150 nm dikke laag 3 van siliciumnitride 8302383 PHN 10.722 4 neergeslagen. Daarna worden ander toepassing van gebruikelijke fotolitho- grafische technieken in de lagen 2 en 3 naast elkaar openingen 4 en 5 ge- 14 etst. Door implantatie van fosforionen (dosis bijvoorbeeld 2x10 ionen 2 per cm , energie 170 keV) worden in deze openingen n-type lagen 6 en 7 ge- 5 vormd, waarbij de lagen 2 en 3 als implantatiemasker fungeren.
Door thermische oxydatie, waarbij de lagen 2 en 3 als anti-oxy- datiemasker fungeren worden op de lagen 6 en 7 oxydelagen 8 en 9 gevormd (zie Figuur 2), waarna de lagen 2 en 3 door etsen worden verwijderd, en door implantatie van boor ionen p-type lagen 10, 11 en 12 worden gevormd.
14 2 10 De dosis bedraagt in dit voorbeeld ook hier 2x10 ionen per cm , de energie 40 keV; de oxydelagen 8 en 9 dienen bij deze implantatie als irrr plantatiemasker.
Na verwijderen van de oxydelagen 8 en 9 door etsen, wordt nu op het oppervlak een n-type geleidende siliciumlaag 13 epitaxiaal aangegroeid, 15 zie Figuur 3. De lagen 6,7,10,11 en 12 zijn in Figuur 3 en de volgende figuren ter vereenvoudiging van de tekening op gelijk niveau en even dik getekend. Zij vormen begraven lagen, waarbij de lagen 10,11 en 12 van het eerste, in dit voorbeeld dus p-geleidingstype, en de lagen 6,7 alsmede de epitaxiale laag 13 van het tweede, n-geleidingstype zijn.
20 De genoemde begraven lagen kunnen in plaats van op de hierboven beschreven wijze ook volgens andere technieken worden aangebracht. Zo kan bijvoorbeeld eerst een laag van het ene geleidingstype over het gehele oppervlak worden aangebracht, waarna deze laag op bepaalde plaatsen wordt weggeëtst en op deze plaatsen, onder gebruikmaking van het etsmasker als 25 doteringsmasker, de begraven lagen van het andere geleidingstype worden gevormd, zoals dit bijvoorbeeld is beschreven in de eerder genoemde Nederlandse aanvrage No. 8002492, Fig. 1 t/m 5.
De epitaxiale laag 13 heeft in het hierbeschreven voorbeeld een 14 dikte van 7,5,um en een doteringsconcentratie van 8x10 fosforatamen per 3 -41411 2 30 cm ofwel een totale dotering van 7,5x10 x8x10 = 6x10 atomen per cm , dus een lagere dotering dan de begraven lagen 6,7,10,11 en 12.
Vervolgens wordt een verhitting gedurende 5 uur bij 1200°C uitgevoerd, gedurende welke verhitting door diffusie vanuit elke begraven laag in het daarboven gelegen deel van de epitaxiale laag een gebied van 35 het geleidingstype van de begraven laag wordt gevormd. Zo ontstaan (zie Figuur 4) boven de begraven lagen 10,11 en 12 p-type geleidende gebieden 10A, 11A en 12A terwijl boven de begraven lagen 6 en 7 n-type geleidende gebieden 6A en 7A worden gevormd. De begraven lagen diffunderen ook in 8302383 EHN 10.722 5 het substraatgebied 1; de positie van het oorspronkelijke grensvlak tussen de epitaxiale laag 13 en het substraatgebied 1 is met de streep-stippel-lijn 14 aangeduid. De pn-overgangen tussen de p-type gebieden 1QA, 11A en 12A enerzijds en de n-type gebieden 6A en 7A anderzijds staan praktisch 5 loodrecht op het oppervlak, omdat boor en fosfor praktisch even snel diffunderen, zoals in de eerder genoemde Nederlandse aanvrage 8002492 uitvoeriger wordt beschreven.
Volgens de uitvinding wordt de genoemde diffusie zodanig uitgevoerd, dat wil zeggen werden de tijd en de temperatuur van de diffusie 10 zo gekozen, dat boven de begraven laag, in dit voorbeeld boven elke begraven laag, aan het oppervlak een dunne laag 13Avande n-type geleidende epitaxiale laag 13 overbLijft met praktisch de oorspronkelijke dotering, zoals in Figuur 4 aangegeven. Deze dunne n-type oppervlaktelaag 13A vormt net de p-type gebieden 1GA, 11A en 12A pn-overgangen. Bij het aanbrengen 15 van halfgeleiderschakelelanenten in de gebieden 6A, 7A, 10A, 11A en 12A is deze oppervlaktelaag 13A beschikbaar als referentiedotering die onafhankelijk is van toevallige variaties in de dotering van de begraven lagen en in de dikte van de epitaxiale laag 13.
In Figuur 4A is schematisch het diffusieprofiel (Ng) van de 20 booratemen in de p-type gebieden 10A, 11A en 12A loodrecht op, en vanaf, het oppervlak aangegeven. In Figuur 4B is hetzelfde gedaan voor de fosfor-atomen (Np) in de n-type gebieden 6A en 7A. In beide gevallen is ook de n-type acntergronddotering (Ng) van de epitaxiale laag 13 aangegeven. De absolute waarde van de totale resulterende netto n-dotering Ng-N^ is ge-25 stippeld aangegeven. In het geval van Figuur 4A bevindt zich dan, zoals hierboven reeds beschreven, aan het oppervlak een n-type laag (13A) die qp een diepte van ca. 0,6^-um met het onderliggende gebied (1QA, 11A of 12A) een pn-overgang vormt.
In de gebieden 6A, 7A en 11A worden vervolgens halfgeleiderzones 30 behorend tot de diverse halfgeleiderschakelelanenten aangebracht, hetgeen in dit voorbeeld cp de volgende wijze gebeurt.
Eerst wordt cp het oppervlak een anti-axydatiemasker aangebracht. Daartoe wordt een dunne thermische oxydelaag 15, en daarop een silicium-nitridelaag 16 aangebracht, waarna deze lagen door gebruikelijke fotoli-35 thografische etstechnieken in het gewenste patroon worden gebracht, waarbij het zo verkregen anti-axydatiemasker in elk van de boven de begraven lagen gelegen gebieden 6A, 7A en 11A randdelen van deze gebieden vrijlaat, zie Figuur 5.
8302383
# 'V
ΡΗΝ 10.722 6
Dan worden door implantatie van fosforionen bij een energie van 12 2 bijvoorbeeld 70 keV en een dosis van 10 ionen per cm n—type geleidende kanaalondertarekende zones 17 gevormd, zie Figuur 5. Het anti-oxydatiemas- ker (15,16) dient daarbij als iirplantatiemasker.
5 Daarna wordt buiten het gebied 11A een implantatiemasker 18 in de vorm van een fotolaklaag aangebracht, zie Figuur 6. Dan worden door 13 2 implantatie van boorionen (dosis 5 x 10 ionen per cm , energie 16 keV) selectief in de randdelen van het gebied 11A p—type kanaalondertarekende zones 19 gevormd (zie Figuur 6), waarbij deze boorimplantatie de eerdere 10 fosforimplantatie 17 overdoopt. Zowel de fotolaklaag 18 als de oxyde-nitri- delaag (15,16) maskeren tegen deze boorimplantatie.
Daarna wordt in het gebied 11A, in het kanaalgebied van de te vormen veldeffekttransistor, in de oppervlaktelaag 13A een implantatie met boorionen uitgevoerd, waardoor de n-type laag 13A p-geleidend wordt, 15 zie Figuur 7. Deze laatste implantatie 20, bij een energie van 60 keV en 11 2 een dosis van 10 ionen per cm dringt voor een deel door het anti-oxy-datiemasker (15,16), maar niet door de fotolaklaag 18 heen en bepaalt, af gezien van eventuele latere drenpelverschuivings implantaties, de drem-pelspanning.
20 Daarna wordt de fotolaklaag 18 verwijderd. Door verhitting bij 1000°C gedurende 2 uur in een atmosfeer van vochtige zuurstof wordt vervolgens (zie Figuur 8) een ten dele in het half geleider lichaam verzonken oxydepatroon 21 gevormd, waarna het anti-oxydatiemasker (15,16) door etsen wordt verwijderd. De kanaalonderbrekende zones 17 en 19 bevinden zich 2S dan onder het oxydepatroon 21.
In de door het verwijderen van het anti-oxydatiemasker (15,16) vrijgelegde delen van het siliciumoppervlak worden nu op gebruikelijke wijze halfgeleiderschakelelementen aangebracht. Dit zijn in dit voorbeeld (zie Figuur 8) in het n-type gebied 6A een p-kanaal MOS transistor van 30 het verrijkingstype, in het p-type gebied 11A een n-kanaal MOS transistor eveneens van het verrijkingstype, en in het n-type gebied 7A een bipolaire vertikale npn-transistor. Hierbij wordt het oxydepatroon 21 als dote-ringsmasker gebruikt. Het aanbrengen van de p-type basiszone 22 van de bipolaire transistor kan bijvoorbeeld geschieden door implantatie van 35 boorionen, onder afdekking van de verdere blootliggende delen van het siliciumoppervlak door middel van een niet kritisch fotolakmasker. Daarna wordt het oppervlak door thermische oxydatie met een bijvoorbeeld ongeveer 50 nm dikke oxydelaag 23 bedekt waarop volgens bekende technieken een 8302383 EHN 10.722 7 w' * polykristallij ne siliciunilaag 24 wordt neergeslagen. Nadat deze door diffusie of implantatie sterk N-geleidend is gemaakt, worden hieruit door fotolithografisch etsen de stuurelektreden inclusief aansluitingen en interconnecties van de MX-trans is tor schakeling gevormd, zie Figuur 8.
5 Deze worden door thermisch oxyderen van een oxydelaag 25 voorzien en vervolgens, in combinatie met niet-kritische fotolakmaskers, als implantatie-masker gebruikt bij het implanteren van de p-type source- en drainzones 26 en 27 in gebied 6A en van de n-type source- en drainzones 28 en 29 in gebied 11A.. De emitterzane 30 en de collectarcontactzone 31 van de bipolaire 10 transistor kunnen tegelijk met de source- en drainzones 28 en 29 worden gevormd, terwijl de basiscontactzone 32 tegelijk met de source- en drain-zones 26 en 27 kan worden gevormd.
Via vensters in een over het geheel aangebrachte oxydelaag 33 worden tenslotte de diverse aans luitelektroden aangebracht waarna de inr 15 richting gereed is en in een geschikte entailing kan warden aangebracht en verder qp gebruikelijke wijze af gemonteerd.
De uitvinding is niet beperkt tot het hier gegeven uitvoerings-voorbeeld. Zo kunnen in plaats van de hier beschreven halfgeleiderschakel-elementen andere soorten van actieve of passieve schakelelementen warden 20 toegepast. Voor al deze elementen geldt dat hun elektrische eigenschappen kunnen worden geoptimaliseerd zonder dat daarbij toevallige variaties in de dikte van de epitaxiale laag en/of in de datering van de begraven laag of lagen van invloed zijn.
Verder zal het duidelijk zijn dat in principe ode andere halfge-25 leidermaterialen dan silicium en andere materialen voor maskering tegen dotering en tegen oxydatie kunnen worden gebruikt. Dit hangt geheel af van de technologische omstandigheden en mogelijkheden, en is niet van belang voor de uitvinding. Ook kunnen in het beschreven voorbeeld alle ge-leidingstypen (tegelijk) door hun tegengestelde worden vervangen.
30 35 8302383

Claims (8)

1. Werkwijze voor het vervaardigen van een half geleider inrichting, waarbij in een oppervlaktedeel van een halfgeleidend substraatgebied een doteringsstof wordt geïntroduceerd ter vorming van ten minste een eerste begraven laag van een eerste geleidingstype, waarna op het 5 substraatgebied een epitaxiale laag met een lagere dotering in atanen 2 per cm dan de begraven laag wordt aangegroeid, en door diffusie vanuit de begraven laag in het daar boven, gelegen deel van de epitaxiale laag een gebied van het eerste geleidingstype wordt gevormd, in welk gebied aan het oppervlak grenzende halfgeleiderzones van een halfgeleiderscha-10 kelelement. worden aangebracht, met het kenmerk, dat de genoemde diffusie zodanig wordt uitgevoerd dat boven de begraven laag een oppervlaktelaag met praktisch dezelfde doteringsconcentratie als de oorspronkelijke epitaxiale laag overblijft, waarna de genoemde halfgeleiderzones worden aangehracht.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de epitaxia le laag van het tweede, tegengestelde geleidingstype is.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat in het gebied boven de begraven laag een veldeffekttransistor met geïsoleerde stuurelektrode wordt aangebracht.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat in het ka- naalgebied van de veldeffekttransistor in de genoemde oppervlaktelaag een implantatie met de drempelspanning van de veldeffekttransistor bepalende ionen wordt uitgevoerd.
5. Werkwijze volgens conclusie 4, met het kenmerk, dat na de 25 genoemde diffusie althans ter plaatse van de te vormen veldeffekttransistor een anti-oxydatiemasker wordt aangebracht dat randdelen van het gebied boven de begraven laag vrijlaat, en buiten het gebied een implantatie-masker wordt aangebracht waarna door ionenimplantatie selectief in de randdelen kanaalonderbrekende zones worden gevormd, waarna de genoemde implanta-30 tie wordt uitgevoerd met een zodanig energie dat de ionen door het anti-oxydatiemasker heen dringen, maar door het inplantatiemasker worden tegengehouden, en dat vervolgens het implantatiemasker wordt verwijderd en in de niet door het anti-oxydatiemasker bedekte delen van het oppervlak door thermische oxydatie een verzonken oxydatiepatroon wordt gevormd.
356. Werkwijze volgens een der conclusies 3,4 of 5, met het ken merk, dat naast de eerste begraven laag van het eerste geleidingstype een tweede begraven laag van het tweede geleidingstype wordt aangebracht met een doteringsstof die bij dezelfde temperatuur nagenoeg even snel in de 8302383 » » *» EHN 10.722 9 epitaxiale laag diffundeert als die van de eerste begraven laag, en dat in het boven de tweede begraven laag gelegen deel van de epitaxiale laag een tweede veldeffekttrans is tor met geïsoleerde stuurelektrode van met de eerste veldeffekttransistor ccnplementaire struktuur wordt gevormd.
7. Werkwijze volgens conclusie 6, met het kenmerk, dat de epi taxiale laag uit silicium bestaat en dat als doteringsstoffen vocht de begraven lagen fosfor en boor werden toegepast.
8. Halfgeleiderinrichting, vervaardigd door toepassing van de werkwijze volgens een of meer der voorgaande conclusies. 10 15 20 25 30 1 8302383
NLAANVRAGE8302383,A 1983-07-05 1983-07-05 Werkwijze ter vervaardiging van een halfgeleiderinrichting. NL188923C (nl)

Priority Applications (9)

Application Number Priority Date Filing Date Title
NLAANVRAGE8302383,A NL188923C (nl) 1983-07-05 1983-07-05 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
DE3423776A DE3423776C2 (de) 1983-07-05 1984-06-28 Verfahren zur Herstellung einer Halbleiteranordnung
CH3177/84A CH665308A5 (de) 1983-07-05 1984-07-02 Verfahren zur herstellung einer halbleiteranordnung.
IT21721/84A IT1174221B (it) 1983-07-05 1984-07-02 Metodo di fabbricazione di un dispositivo semiconduttore e dispositivo semiconduttore fabbricato con tale metodo
US06/627,308 US4535529A (en) 1983-07-05 1984-07-02 Method of making semiconductor devices by forming an impurity adjusted epitaxial layer over out diffused buried layers having different lateral conductivity types
FR8410513A FR2548831B1 (fr) 1983-07-05 1984-07-03 Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur
GB08417046A GB2143086B (en) 1983-07-05 1984-07-04 Semiconductor device manufacture
JP59137406A JPS6037760A (ja) 1983-07-05 1984-07-04 半導体装置の製造方法
CA000458184A CA1216966A (en) 1983-07-05 1984-07-05 Method of manufacturing a semiconductor device and semiconductor device manufactured by the method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NLAANVRAGE8302383,A NL188923C (nl) 1983-07-05 1983-07-05 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
NL8302383 1983-07-05

Publications (3)

Publication Number Publication Date
NL8302383A true NL8302383A (nl) 1985-02-01
NL188923B NL188923B (nl) 1992-06-01
NL188923C NL188923C (nl) 1992-11-02

Family

ID=19842115

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE8302383,A NL188923C (nl) 1983-07-05 1983-07-05 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Country Status (9)

Country Link
US (1) US4535529A (nl)
JP (1) JPS6037760A (nl)
CA (1) CA1216966A (nl)
CH (1) CH665308A5 (nl)
DE (1) DE3423776C2 (nl)
FR (1) FR2548831B1 (nl)
GB (1) GB2143086B (nl)
IT (1) IT1174221B (nl)
NL (1) NL188923C (nl)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6031232A (ja) * 1983-07-29 1985-02-18 Toshiba Corp 半導体基体の製造方法
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
JPH01161752A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体装置製造方法
KR910009739B1 (ko) * 1988-07-13 1991-11-29 삼성전자 주식회사 반도체장치의 제조방법
US5102811A (en) * 1990-03-20 1992-04-07 Texas Instruments Incorporated High voltage bipolar transistor in BiCMOS
JP2511784Y2 (ja) * 1991-01-11 1996-09-25 福代 杉田 繊維製品用仕上機
US5454258A (en) * 1994-05-09 1995-10-03 Olin Corporation Broad range moisture analyzer and method
US5556796A (en) * 1995-04-25 1996-09-17 Micrel, Inc. Self-alignment technique for forming junction isolation and wells
KR19980702335A (ko) * 1995-12-21 1998-07-15 요트. 게. 아. 롤페즈 리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치
JP3304803B2 (ja) * 1997-02-07 2002-07-22 ヤマハ株式会社 多電源半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5190277A (en) * 1975-02-05 1976-08-07 Handotaisochino seizohoho
JPS5214388A (en) * 1975-07-25 1977-02-03 Hitachi Ltd Process for complementary insulated gate semiconductor integrated circuit device
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4132573A (en) * 1977-02-08 1979-01-02 Murata Manufacturing Co., Ltd. Method of manufacturing a monolithic integrated circuit utilizing epitaxial deposition and simultaneous outdiffusion
US4128439A (en) * 1977-08-01 1978-12-05 International Business Machines Corporation Method for forming self-aligned field effect device by ion implantation and outdiffusion
JPS5493981A (en) * 1978-01-09 1979-07-25 Toshiba Corp Semiconductor device
US4168997A (en) * 1978-10-10 1979-09-25 National Semiconductor Corporation Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer
JPS567463A (en) * 1979-06-29 1981-01-26 Hitachi Ltd Semiconductor device and its manufacture
NL186662C (nl) * 1980-04-29 1992-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
NL187328C (nl) * 1980-12-23 1991-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPS57134948A (en) * 1981-02-14 1982-08-20 Pioneer Electronic Corp Semiconductor device
JPS57136342A (en) * 1981-02-17 1982-08-23 Fujitsu Ltd Manufacture of semiconductor device
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
NL8104862A (nl) * 1981-10-28 1983-05-16 Philips Nv Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
JPS59107561A (ja) * 1982-12-13 1984-06-21 Nec Corp 相補型絶縁ゲ−ト電界効果半導体集積回路装置

Also Published As

Publication number Publication date
IT8421721A0 (it) 1984-07-02
GB2143086A (en) 1985-01-30
CH665308A5 (de) 1988-04-29
NL188923C (nl) 1992-11-02
FR2548831B1 (fr) 1988-10-14
IT1174221B (it) 1987-07-01
FR2548831A1 (fr) 1985-01-11
US4535529A (en) 1985-08-20
NL188923B (nl) 1992-06-01
JPH0412628B2 (nl) 1992-03-05
CA1216966A (en) 1987-01-20
GB8417046D0 (en) 1984-08-08
IT8421721A1 (it) 1986-01-02
JPS6037760A (ja) 1985-02-27
GB2143086B (en) 1987-03-04
DE3423776C2 (de) 1997-07-31
DE3423776A1 (de) 1985-01-17

Similar Documents

Publication Publication Date Title
KR100473901B1 (ko) SiGe층을포함하는반도체전계효과디바이스
US5424572A (en) Spacer formation in a semiconductor structure
US5618688A (en) Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET
KR100468342B1 (ko) 자기-정렬resurf영역을가진ldmos장치및그제조방법
GB2309589A (en) Forming doped layers of semiconductor devices
US4797372A (en) Method of making a merge bipolar and complementary metal oxide semiconductor transistor device
US5047357A (en) Method for forming emitters in a BiCMOS process
US5300454A (en) Method for forming doped regions within a semiconductor substrate
USRE44140E1 (en) Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns
US4507846A (en) Method for making complementary MOS semiconductor devices
US4927773A (en) Method of minimizing implant-related damage to a group II-VI semiconductor material
NL8302383A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
KR970011641B1 (ko) 반도체 장치 및 제조방법
US6362025B1 (en) Method of manufacturing a vertical-channel MOSFET
US4362574A (en) Integrated circuit and manufacturing method
US5468660A (en) Process for manufacturing an integrated bipolar power device and a fast diode
US5837590A (en) Isolated vertical PNP transistor without required buried layer
US5150184A (en) Method for forming emitters in a BiCMOS process
US4873199A (en) Method of making bipolar integrated circuits
US7271070B1 (en) Method for producing transistors
NL8303441A (nl) Geintegreerde schakeling met komplementaire veldeffekttransistors.
KR100281397B1 (ko) 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법
EP0718891B1 (en) High performance, high voltage non-epi bipolar transistor
JP2656125B2 (ja) 半導体集積回路の製造方法
JP2695131B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BC A request for examination has been filed
V1 Lapsed because of non-payment of the annual fee