JPS59107561A - 相補型絶縁ゲ−ト電界効果半導体集積回路装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体集積回路装置Info
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- JPS59107561A JPS59107561A JP57217953A JP21795382A JPS59107561A JP S59107561 A JPS59107561 A JP S59107561A JP 57217953 A JP57217953 A JP 57217953A JP 21795382 A JP21795382 A JP 21795382A JP S59107561 A JPS59107561 A JP S59107561A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
不発明は、相補型電界効果トランジスタ回路に個有的に
存在する寄生サイリスク効果を低減もしくは除去するこ
とを目的とした半導体集積回路装置の構造及び製造方法
に関するものである。
存在する寄生サイリスク効果を低減もしくは除去するこ
とを目的とした半導体集積回路装置の構造及び製造方法
に関するものである。
先ず、従来技術を用いた場合の相補型電界効果トランジ
スタ回路集積回路の製造方法の概略を、第１図の相補型
電界効果トランジスタ（ｃ−Ｍｏｓ）インバ〜りの形成
を例として述べる。第１図に於いて、ＱｌはＰチャンネ
ルトラ〉′ジスタ、Ｑ２はＮチャンイ・ルトランジスタ
であり、正電位ＶＤＤと接地電位ＧＮＤ間で図のように
Ｑｌ、Ｑ２を接続することによｆ）ＣＭＯＳインバータ
が形成される。
スタ回路集積回路の製造方法の概略を、第１図の相補型
電界効果トランジスタ（ｃ−Ｍｏｓ）インバ〜りの形成
を例として述べる。第１図に於いて、ＱｌはＰチャンネ
ルトラ〉′ジスタ、Ｑ２はＮチャンイ・ルトランジスタ
であり、正電位ＶＤＤと接地電位ＧＮＤ間で図のように
Ｑｌ、Ｑ２を接続することによｆ）ＣＭＯＳインバータ
が形成される。
第１図のＣＭＯＳＭＯＳインパータラのＣＭＯＳフロセ
ス技術により半導体基板上に形成した場合の断面図を第
２図に示す。Ｎ型基板１上にＰチャネルトランジスタ（
５はＰ十層でＪ’−チャネルトランジスタのソース及び
ドレイン、７はゲート）、ｔたＮ型基板１に作られた均
一な濃度で拡散されたＰ型層（Ｐウェル）２上にＮチャ
ネルトランジスタ（３はＮ＋層でＮ−チャネルトランジ
スタのソース及びドレイン、８はゲート）が形成されて
いる。
ス技術により半導体基板上に形成した場合の断面図を第
２図に示す。Ｎ型基板１上にＰチャネルトランジスタ（
５はＰ十層でＪ’−チャネルトランジスタのソース及び
ドレイン、７はゲート）、ｔたＮ型基板１に作られた均
一な濃度で拡散されたＰ型層（Ｐウェル）２上にＮチャ
ネルトランジスタ（３はＮ＋層でＮ−チャネルトランジ
スタのソース及びドレイン、８はゲート）が形成されて
いる。
また、Ｐチャネル及びＮチャネルトランジスタのソース
領域は各々Ｎ＋領領域及びピ領域４を介してＮ型基板１
及びＰウェル２に接続されている。正常な状態であれは
これらの各トランジスタのソース・ドレイン間やトラン
ジスタのソース・ドレインと基板、Ｐウェル間は逆バイ
アスのＰＮ接合となシ分離されている。しかし、これら
のＰ層、Ｎ層はその組合せでラテラルＰＮＰ ）ランジ
スタ、バーチカルＮＰＮ ）ランジスタを形成し、この
バイポーラトランジスタ回路が活性になるようなバイア
スがＣＭＯＳ回路に与えられると通常のＣ−ＭＯ８動作
時と異なる電流径路ができ、これがトリガ電流となシ、
ラッチアップが生じる。
領域は各々Ｎ＋領領域及びピ領域４を介してＮ型基板１
及びＰウェル２に接続されている。正常な状態であれは
これらの各トランジスタのソース・ドレイン間やトラン
ジスタのソース・ドレインと基板、Ｐウェル間は逆バイ
アスのＰＮ接合となシ分離されている。しかし、これら
のＰ層、Ｎ層はその組合せでラテラルＰＮＰ ）ランジ
スタ、バーチカルＮＰＮ ）ランジスタを形成し、この
バイポーラトランジスタ回路が活性になるようなバイア
スがＣＭＯＳ回路に与えられると通常のＣ−ＭＯ８動作
時と異なる電流径路ができ、これがトリガ電流となシ、
ラッチアップが生じる。
第３図にＯＮＤとＶＤＤＯ間にできる寄生トランジスタ
回路の等側口１３を示す。ＴＩ、’１”２はＰナヤネル
トランジスタのソース及びドレインＮ型基板、Ｐウェル
で構成されるラテラルＰＮＰトランジスタ、Ｔ３．Ｔ４
はＮチャネルトランジスタのソース及びトレイン、Ｐウ
ェル、Ｎ型基板で構成されるバーナカルＮＰＮ トラン
ジスタである。ラッチアンプはトリガ電流によシラチラ
ルＰＮＰ ）ランジスタＴ１とバーチカルＮＰＮトラン
ジスタ′Ｉ゛３のコレクタ電流が各々のベース電流を供
給しありことになシ、ＶＤＤ−ＯＮＤ間が導通する状態
として起こる。このラッチアップ状態を防止するには以
下の方法が考えられる。
回路の等側口１３を示す。ＴＩ、’１”２はＰナヤネル
トランジスタのソース及びドレインＮ型基板、Ｐウェル
で構成されるラテラルＰＮＰトランジスタ、Ｔ３．Ｔ４
はＮチャネルトランジスタのソース及びトレイン、Ｐウ
ェル、Ｎ型基板で構成されるバーナカルＮＰＮ トラン
ジスタである。ラッチアンプはトリガ電流によシラチラ
ルＰＮＰ ）ランジスタＴ１とバーチカルＮＰＮトラン
ジスタ′Ｉ゛３のコレクタ電流が各々のベース電流を供
給しありことになシ、ＶＤＤ−ＯＮＤ間が導通する状態
として起こる。このラッチアップ状態を防止するには以
下の方法が考えられる。
〔１〕 ラテラルＰＮＰ ）ランジスタ及びノく一チ
カルＮＰＮ ）ランジスタのｂｆｅ（’に流増幅率）を
小さくする。
カルＮＰＮ ）ランジスタのｂｆｅ（’に流増幅率）を
小さくする。
〔２〕 各バイポーラトランジスタのベース抵抗を小
さくシトリガミ流が生じた際でも電圧降下を小さくする
ことでトランジスタのベース・エミッタ間の電圧がバイ
ポーラ）・ランジスタのＶＢＥより高くならないように
する０今、〔１〕の防止策を実現することを考える。ラ
テラルＰＮＰ トランジスタのｈｆｅを小さくするため
Ｋｉｄ、Ｐ−ｃｈ）ランジスタのソース赤トレインとＰ
ウェル間の距離を充分大きくとれはよい。またバーチカ
ルＮＰＮ トランジスタのｈｆｅ ｆ小さくするために
は、Ｐウェルを深く、かつその濃度が太きくなるように
形成すればよい。次に〔２〕の防止策を実現することを
考える。各バイポーラトランジスタのベース抵抗を下け
るには、Ｎ型基板、及びＰウェルの濃度を大きくする必
要がある。
さくシトリガミ流が生じた際でも電圧降下を小さくする
ことでトランジスタのベース・エミッタ間の電圧がバイ
ポーラ）・ランジスタのＶＢＥより高くならないように
する０今、〔１〕の防止策を実現することを考える。ラ
テラルＰＮＰ トランジスタのｈｆｅを小さくするため
Ｋｉｄ、Ｐ−ｃｈ）ランジスタのソース赤トレインとＰ
ウェル間の距離を充分大きくとれはよい。またバーチカ
ルＮＰＮ トランジスタのｈｆｅ ｆ小さくするために
は、Ｐウェルを深く、かつその濃度が太きくなるように
形成すればよい。次に〔２〕の防止策を実現することを
考える。各バイポーラトランジスタのベース抵抗を下け
るには、Ｎ型基板、及びＰウェルの濃度を大きくする必
要がある。
以上よシ、ＣＭＯＳフロセスに於て、Ｐウェルを深く、
かつその濃度を犬きくすることは、ランチアップ防止策
と１１非常に大きな効果があると考えられるが、次に従
来のＣＭＯＳプロセスを用いて上記のランチアップ防止
策を施した場合の問題点について考える。
かつその濃度を犬きくすることは、ランチアップ防止策
と１１非常に大きな効果があると考えられるが、次に従
来のＣＭＯＳプロセスを用いて上記のランチアップ防止
策を施した場合の問題点について考える。
第４図に、従来のＣＭＯＳプロセスを用いた場合のＰウ
ェルの形成法を示す。第４図（イ）に於いてＮ型半導体
基板１１ （Ｎｐ主１．ＯＸｌ ０１５ｃＩｎ−３）上
に熱醗化膜１２を成長させ、Ｐウェルとなるべき部分を
選択エッチンクする。次に第４図仲）に於いて、Ｐウェ
ル部分を１３の如く薄く酸化（ユ１００ＯＸ）Ｌそのｉ
Ｐ型不純物ボロンを例えはエネルキ−１００ｋｅｖ ）
−ズ量１０刈０１３ＣｎＬ−２という条件でイオン注入
する。次に第４図←・）に於て、例えは１２００°Ｃ仝
素雰囲気中で１２時間７二−ルし、Ｐウエノに１４を形
成する。この時接合の深さＸＯは、主としてイオン注入
のエネルキー、ドーズ量及びアニール時間によって決ま
る。また接合の横方向への広がりＸ＋ も同様である。
ェルの形成法を示す。第４図（イ）に於いてＮ型半導体
基板１１ （Ｎｐ主１．ＯＸｌ ０１５ｃＩｎ−３）上
に熱醗化膜１２を成長させ、Ｐウェルとなるべき部分を
選択エッチンクする。次に第４図仲）に於いて、Ｐウェ
ル部分を１３の如く薄く酸化（ユ１００ＯＸ）Ｌそのｉ
Ｐ型不純物ボロンを例えはエネルキ−１００ｋｅｖ ）
−ズ量１０刈０１３ＣｎＬ−２という条件でイオン注入
する。次に第４図←・）に於て、例えは１２００°Ｃ仝
素雰囲気中で１２時間７二−ルし、Ｐウエノに１４を形
成する。この時接合の深さＸＯは、主としてイオン注入
のエネルキー、ドーズ量及びアニール時間によって決ま
る。また接合の横方向への広がりＸ＋ も同様である。
従来のＣＭＯＳフロセス（特にＰウェル形成法）で、前
述のラッチアップ対策を行なおうとすると次のような問
題がある。
述のラッチアップ対策を行なおうとすると次のような問
題がある。
〔１〕Ｐウ工ル＃度はＮチャネルトランジスタのＶＴＮ
を制御するので無条件に大きくすることはできない。
を制御するので無条件に大きくすることはできない。
ｌ＋） Ｐウェルの接合深さＸＯもＮチャネルトラン
ジスタのＶＴＮの値を左右する為、〔１〕と合わせて最
適化する必要があるが、これは大変困難である。［１ｉ
ｉ）（ｉ）Ｃｉｉ）の問題を克服し、Ｐウェル形成条件
を最適化したとしてもＰウェル接合の横方向ひろがシＸ
１ はかなり太きく（ＸＯと同程度）高集積化が雛かし
い。
ジスタのＶＴＮの値を左右する為、〔１〕と合わせて最
適化する必要があるが、これは大変困難である。［１ｉ
ｉ）（ｉ）Ｃｉｉ）の問題を克服し、Ｐウェル形成条件
を最適化したとしてもＰウェル接合の横方向ひろがシＸ
１ はかなり太きく（ＸＯと同程度）高集積化が雛かし
い。
不発明は、Ｃ？ＶＩＯＳプロセス中で、Ｐウェルの製造
条件に工夫をすることにより従来技術が持つ上記欠点を
解消しラッチアップ対策と高集積化を同時に達成するこ
とのできるＣＭＯ８ＩＣ装置’を提供するものである。
条件に工夫をすることにより従来技術が持つ上記欠点を
解消しラッチアップ対策と高集積化を同時に達成するこ
とのできるＣＭＯ８ＩＣ装置’を提供するものである。
不発明は、ＮチャネルＭＯ８素子とＰチャネルヘ１０Ｓ
素子とが同時に一つの半導体基体上部に形成され前記画
素子のうち一方が前記基体と逆導電型の領域（ウェル層
）に形成されたＣＭＯ８構造の半導体集積回路装置にお
いて前記ウェル層の１部に接して前記ウェル層と同一極
性の高濃度不純物層を拡散もしくはイオン打込によシ形
成することを特徴とする半導体集積回路装置である。
素子とが同時に一つの半導体基体上部に形成され前記画
素子のうち一方が前記基体と逆導電型の領域（ウェル層
）に形成されたＣＭＯ８構造の半導体集積回路装置にお
いて前記ウェル層の１部に接して前記ウェル層と同一極
性の高濃度不純物層を拡散もしくはイオン打込によシ形
成することを特徴とする半導体集積回路装置である。
先ず、本発明に於けるＰウェルの形成法を第５図を用い
て説明する。第５図（イ）に於いてＮ型半導体基板２１
（ＮＤ＝ １．ＯＸｌ ０１５ｃｗＬ−３）上に熱酸
化膜２２を形成しＰウェルとなるべき部分を選択的にエ
ツチングする。次に第５図（ロ）においてＰ型不純物ボ
ロンを例えば、９９０°Ｃｐ、＝５０Ω／（濃度〜１×
１０１９ｃｍ ’ ）という条件で熱拡散し、埋込Ｐ型
層２３を形成する。次に例えば１２００°Ｃ窒素雰囲気
中で押込みを行ない接合深さＸ０〜１０μｍとする。次
に第５図（ハ）に於いて先ず基板上の酸化膜を全面エツ
チングし、その後基板上にＮ型エピタキシャル層２４を
成長させるこのエピタキシャル層形成時の条件は例えば
１１４０°Ｃ’ ＮＤ〜８Ｘ１０”Ｃｍ、 ３ｘピ厚５
μｍで行なう。次に第５図に）に於いて、Ｎ型エピタキ
シャル層を熱酸化し、Ｐウェル領域１迦択エツチングし
、従来技術と同様の方法でＰ型不純物ホロンのイオン注
入ヲ竹なう。この時のエネルギー及びドース量ハ、所望
のＮチャネルトランジスタのｖＴにより決定する。次に
第５図（ホ）においで例えは１２００°Ｃ窒素雰囲気中
で不純物の押込みを行なう。この時の押込みにより埋込
Ｐ型層とＰウェルをつなげるように押込時間を決定する
０以上の結果、Ｐウェルの実際の接合深さχＯ′は例え
は２〜３μｍと浅いにもかかわらす、埋込Ｐ型層により
見かけの接合深さχ０は例えは１０μｍ程度となり、非
常に大きくなる。これは寄生ノ＜−チカルＮＰＮ トラ
ンジスタのｈｆｅ ｆ著しく小さくする効果がある。ま
た埋込Ｐ型層の９に度はＮチャネルトランジスタのＶＴ
Ｎによらず太きく設定できるので、従来技術の問題点で
あった（ｉ）、ｌｉ〕の両方が同時に解決されている。
て説明する。第５図（イ）に於いてＮ型半導体基板２１
（ＮＤ＝ １．ＯＸｌ ０１５ｃｗＬ−３）上に熱酸
化膜２２を形成しＰウェルとなるべき部分を選択的にエ
ツチングする。次に第５図（ロ）においてＰ型不純物ボ
ロンを例えば、９９０°Ｃｐ、＝５０Ω／（濃度〜１×
１０１９ｃｍ ’ ）という条件で熱拡散し、埋込Ｐ型
層２３を形成する。次に例えば１２００°Ｃ窒素雰囲気
中で押込みを行ない接合深さＸ０〜１０μｍとする。次
に第５図（ハ）に於いて先ず基板上の酸化膜を全面エツ
チングし、その後基板上にＮ型エピタキシャル層２４を
成長させるこのエピタキシャル層形成時の条件は例えば
１１４０°Ｃ’ ＮＤ〜８Ｘ１０”Ｃｍ、 ３ｘピ厚５
μｍで行なう。次に第５図に）に於いて、Ｎ型エピタキ
シャル層を熱酸化し、Ｐウェル領域１迦択エツチングし
、従来技術と同様の方法でＰ型不純物ホロンのイオン注
入ヲ竹なう。この時のエネルギー及びドース量ハ、所望
のＮチャネルトランジスタのｖＴにより決定する。次に
第５図（ホ）においで例えは１２００°Ｃ窒素雰囲気中
で不純物の押込みを行なう。この時の押込みにより埋込
Ｐ型層とＰウェルをつなげるように押込時間を決定する
０以上の結果、Ｐウェルの実際の接合深さχＯ′は例え
は２〜３μｍと浅いにもかかわらす、埋込Ｐ型層により
見かけの接合深さχ０は例えは１０μｍ程度となり、非
常に大きくなる。これは寄生ノ＜−チカルＮＰＮ トラ
ンジスタのｈｆｅ ｆ著しく小さくする効果がある。ま
た埋込Ｐ型層の９に度はＮチャネルトランジスタのＶＴ
Ｎによらず太きく設定できるので、従来技術の問題点で
あった（ｉ）、ｌｉ〕の両方が同時に解決されている。
また、Ｐウェル接合の横方向床がシχ１は、実際のＰウ
ェル接合の深さχ０′と同程度であるので、従来技術を
用いた場合に比べ小さく高集積化を可能とするため前述
の問題点（ｉｉｉ）も解決されている。
ェル接合の深さχ０′と同程度であるので、従来技術を
用いた場合に比べ小さく高集積化を可能とするため前述
の問題点（ｉｉｉ）も解決されている。
不が明によれば、Ｊ′ウェルの下部に拌して高濃度の埋
込みＰ型層を設けることによシ、ラソナアソプを効果的
に防止し、かつＰチャネル素子とＮチャネル素子の分離
領域を非常に小さくし高集積度を有するｃＭｏｓ半導体
装置を作成することが可能である。
込みＰ型層を設けることによシ、ラソナアソプを効果的
に防止し、かつＰチャネル素子とＮチャネル素子の分離
領域を非常に小さくし高集積度を有するｃＭｏｓ半導体
装置を作成することが可能である。
第１図はＣＭＯＳインパークの回路図、第２図は第１図
のＣＲＪＯＳインバータの断面図、第３図はＣＭＯＳイ
ンバータ回路に寄生的に生ずるバイポーラトランジスタ
回路の等側口路図、第４図は従来技術によるＰウコル形
成法を示した工程フロー図、第５図は不発明によるＰウ
ェル形成法を示した工程フロー図である。 なお図において、Ｑｌ ・Ｐチャネルトランジスタ、Ｑ
２ Ｎチャンネルトランジスタ、ＩＮ型基板、２
ＰウェノＬＮ、３，６・・ Ｎ＋層、４ 、 Ｅ、
、、、、、ｐ４層、７ Ｐチャネルトランジスタのゲ
ート部分、８ Ｎチャネルトランジスタのゲート部分
、ＴＩ、ｉ’２ ラテラルＰＮＰトランジスタ、Ｔ
３ 、 ｉ’ ４ バーブカッｔ−ＮＰＮＩ・ラ
ンジスタ、＋ １１−Ｎ型基枦、１２ 熱酸化膜、１
３ ・イオン注入時のシリコン面保護のだめの酸化膜
、１４ 形成されたＰウェル、χＯＰウェルの接合深
さ、χ、１′ウェル接合の横方向床がシ、２１−Ｎ型基
板・ ２２ 熱酸化膜、２３ 埋込みＰ型層、２４
エピタキシャル成長Ｎ型層、２６ 形成されたＰ
ウニ／Ｌ、χｏ −Ｐウェルの見かけの接合深さ・
χ０′。 Ｐウェルの真の接合深さ、χ１ ・ Ｐウェル接合の
横方向床がり、を各々示している。 第４閃 ／／２
のＣＲＪＯＳインバータの断面図、第３図はＣＭＯＳイ
ンバータ回路に寄生的に生ずるバイポーラトランジスタ
回路の等側口路図、第４図は従来技術によるＰウコル形
成法を示した工程フロー図、第５図は不発明によるＰウ
ェル形成法を示した工程フロー図である。 なお図において、Ｑｌ ・Ｐチャネルトランジスタ、Ｑ
２ Ｎチャンネルトランジスタ、ＩＮ型基板、２
ＰウェノＬＮ、３，６・・ Ｎ＋層、４ 、 Ｅ、
、、、、、ｐ４層、７ Ｐチャネルトランジスタのゲ
ート部分、８ Ｎチャネルトランジスタのゲート部分
、ＴＩ、ｉ’２ ラテラルＰＮＰトランジスタ、Ｔ
３ 、 ｉ’ ４ バーブカッｔ−ＮＰＮＩ・ラ
ンジスタ、＋ １１−Ｎ型基枦、１２ 熱酸化膜、１
３ ・イオン注入時のシリコン面保護のだめの酸化膜
、１４ 形成されたＰウェル、χＯＰウェルの接合深
さ、χ、１′ウェル接合の横方向床がシ、２１−Ｎ型基
板・ ２２ 熱酸化膜、２３ 埋込みＰ型層、２４
エピタキシャル成長Ｎ型層、２６ 形成されたＰ
ウニ／Ｌ、χｏ −Ｐウェルの見かけの接合深さ・
χ０′。 Ｐウェルの真の接合深さ、χ１ ・ Ｐウェル接合の
横方向床がり、を各々示している。 第４閃 ／／２
Claims (1)
- 一導を型半導体基板に選択的に逆導電型領域か設けられ
、前記−導電型半導体基板および前記逆導電型領域にそ
れぞれ逆導電型および一導電・型の電界効果トランジス
タが設けられた相補型絶縁ケート電界効果半導体集積回
路装置において、前記逆導電型領域の底部に接して高濃
度逆導電型領域が設けられていることを特徴とする相補
型絶縁ゲート電界効果半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217953A JPS59107561A (ja) | 1982-12-13 | 1982-12-13 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217953A JPS59107561A (ja) | 1982-12-13 | 1982-12-13 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107561A true JPS59107561A (ja) | 1984-06-21 |
Family
ID=16712297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217953A Pending JPS59107561A (ja) | 1982-12-13 | 1982-12-13 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037760A (ja) * | 1983-07-05 | 1985-02-27 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置の製造方法 |
-
1982
- 1982-12-13 JP JP57217953A patent/JPS59107561A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037760A (ja) * | 1983-07-05 | 1985-02-27 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置の製造方法 |
| JPH0412628B2 (ja) * | 1983-07-05 | 1992-03-05 | Fuiritsupusu Furuuiranpenfuaburiken Nv |
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