JPS62120065A - Ｃｍｏｓ型集積回路の製造方法 - Google Patents
Ｃｍｏｓ型集積回路の製造方法Info
- Publication number
- JPS62120065A JPS62120065A JP60261683A JP26168385A JPS62120065A JP S62120065 A JPS62120065 A JP S62120065A JP 60261683 A JP60261683 A JP 60261683A JP 26168385 A JP26168385 A JP 26168385A JP S62120065 A JPS62120065 A JP S62120065A
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- JP
- Japan
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- insulating layer
- integrated circuit
- well region
- forming
- semiconductor substrate
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳ型集積回路（以下ｒｃＭ。
５−ＩＣＪという）の寄生効果であるラフチアツブを防
止する構造を持たせた高信頼性ＣＭＯ３・ＩＣの製造方
法に関するものである。
止する構造を持たせた高信頼性ＣＭＯ３・ＩＣの製造方
法に関するものである。
第２図は、従来のＣＭＯ３・ＩＣの断面構造およびラフ
チアツブ発生のメカニズムを説明するための断面構造の
等価回路を示す断面・回路図である。また第３図は上記
等価回路のみを取り出した回路図である。第２図におい
て、１はＮ型シリコン基板、２はＰウェル、３はＰチャ
ネルＭＯＳトランジスタ、４はＰチャネルＭＯＳトラン
ジスタ３を構成するゲート電極、５はＰチャネルＭＯＳ
トランジスタ３を構成するソース、ＴＩは電圧Ｖ■の電
源が供給される電源端子、６は電源端子Ｔ１、Ｎ型シリ
コン基板１間コンタクト用Ｎ゛拡散層、７はＰチャネル
ＭＯ３）ランジスタ３を構成するドレイン、８はＮチャ
ネルＭＯ３Ｉ−ランジスタ、９はＮチャネルＭＯ３）ラ
ンジスタ８を構成するゲート電極、１０はＮチャネルＭ
Ｏ３）ランジスタ８を構成するソース、Ｔ２は電圧Ｖｓ
ｓの電源が供給される電源端子、１１は電源端子Ｔ２゜
Ｐウェル２間コンタクト用Ｐ０拡散層、１２はＮチャネ
ルＭＯ３）ランジスタ８を構成するドレインである。
チアツブ発生のメカニズムを説明するための断面構造の
等価回路を示す断面・回路図である。また第３図は上記
等価回路のみを取り出した回路図である。第２図におい
て、１はＮ型シリコン基板、２はＰウェル、３はＰチャ
ネルＭＯＳトランジスタ、４はＰチャネルＭＯＳトラン
ジスタ３を構成するゲート電極、５はＰチャネルＭＯＳ
トランジスタ３を構成するソース、ＴＩは電圧Ｖ■の電
源が供給される電源端子、６は電源端子Ｔ１、Ｎ型シリ
コン基板１間コンタクト用Ｎ゛拡散層、７はＰチャネル
ＭＯ３）ランジスタ３を構成するドレイン、８はＮチャ
ネルＭＯ３Ｉ−ランジスタ、９はＮチャネルＭＯ３）ラ
ンジスタ８を構成するゲート電極、１０はＮチャネルＭ
Ｏ３）ランジスタ８を構成するソース、Ｔ２は電圧Ｖｓ
ｓの電源が供給される電源端子、１１は電源端子Ｔ２゜
Ｐウェル２間コンタクト用Ｐ０拡散層、１２はＮチャネ
ルＭＯ３）ランジスタ８を構成するドレインである。
また、ＴｒｉはＰチャネルＭＯ５Ｉ−ランジスタ３のソ
ース５．Ｎ型シリコン基板１およびＰウェル２で寄生的
に構成されるＰＮＰバイポーラトランジスタ、Ｔｒ２は
Ｎ型シリコン基板１．Ｐウェル２およびＮチャネルＭｏ
Ｓトランジスタ８のソース１０で寄生的に構成されるＮ
ＰＮバイポーラトランジスタであり、ＰＮＰバイポーラ
トランジスタＴｒｌとＮＰＮバイポーラトランジスタＴ
ｒ２とはシリーズに結合された構造となっている。
ース５．Ｎ型シリコン基板１およびＰウェル２で寄生的
に構成されるＰＮＰバイポーラトランジスタ、Ｔｒ２は
Ｎ型シリコン基板１．Ｐウェル２およびＮチャネルＭｏ
Ｓトランジスタ８のソース１０で寄生的に構成されるＮ
ＰＮバイポーラトランジスタであり、ＰＮＰバイポーラ
トランジスタＴｒｌとＮＰＮバイポーラトランジスタＴ
ｒ２とはシリーズに結合された構造となっている。
さらに、電源端子Ｖ、とＮ型シリコン基板１とのコンタ
クトをとるためのＮ′″拡散層６からＰウェル２までに
はＮ型シリコン基板ｌの分布抵抗Ｒ１が生じる。また同
様に、接地電位Ｖ３３とＰウェル２とのコンタクトをと
るためのＰ＋拡散層１１とＮ型シリコン基板１との間に
はＰウェル２の分布抵抗Ｒ２が生じる。
クトをとるためのＮ′″拡散層６からＰウェル２までに
はＮ型シリコン基板ｌの分布抵抗Ｒ１が生じる。また同
様に、接地電位Ｖ３３とＰウェル２とのコンタクトをと
るためのＰ＋拡散層１１とＮ型シリコン基板１との間に
はＰウェル２の分布抵抗Ｒ２が生じる。
上述したような寄生素子、ＰＮＰバイポーラトランジス
タＴｒｉ、ＮＰＮバイポーラトランジスタＴｒ２および
分布抵抗Ｒ１，Ｒ２により、第３図に示す寄生回路が構
成されるため、ラッチアップ現象が生じる。すなわち、
電圧ノイズによりソース５またはドレイン７に順バイア
スが印加された場合、ＰＮＰバイポーラトランジスタＴ
ｒｉがオンし、増幅器された電流がＮＰＮバイポーラト
ランジスタＴｒ２をオンさせ、トランジスタＴｒｌ、Ｔ
ｒ２の貫通電流が電源端子Ｔ１．７２間に流れる。貫通
電流が流れると、電源端子Ｔ１とトランジスタＴｒｉの
ベースとの間およびトランジスタＴｒ２のベースと電源
端子Ｔ２との間に抵抗Ｒ１およびＲ２が形成されている
ため、トランジスタＴ ｒ １ ＋ Ｔ ｒ ２のベー
ス・エミッタ間に電位差が生じてフィードバックがかか
り、電源端子Ｔ１、Ｔ２間の貫通電流が流れ続け、場合
によっては破壊に至る。
タＴｒｉ、ＮＰＮバイポーラトランジスタＴｒ２および
分布抵抗Ｒ１，Ｒ２により、第３図に示す寄生回路が構
成されるため、ラッチアップ現象が生じる。すなわち、
電圧ノイズによりソース５またはドレイン７に順バイア
スが印加された場合、ＰＮＰバイポーラトランジスタＴ
ｒｉがオンし、増幅器された電流がＮＰＮバイポーラト
ランジスタＴｒ２をオンさせ、トランジスタＴｒｌ、Ｔ
ｒ２の貫通電流が電源端子Ｔ１．７２間に流れる。貫通
電流が流れると、電源端子Ｔ１とトランジスタＴｒｉの
ベースとの間およびトランジスタＴｒ２のベースと電源
端子Ｔ２との間に抵抗Ｒ１およびＲ２が形成されている
ため、トランジスタＴ ｒ １ ＋ Ｔ ｒ ２のベー
ス・エミッタ間に電位差が生じてフィードバックがかか
り、電源端子Ｔ１、Ｔ２間の貫通電流が流れ続け、場合
によっては破壊に至る。
上記ラフチアツブ現象を防止するための対策として次に
示すようなものがある。
示すようなものがある。
■ トランジスタＴ ｒ １ ｒ Ｔ ｒ ２の増幅率
を下げるため、ＰチャネルＭＯ３）ランジスタ３とＰウ
ェル２との間隔およびＮチャネルＭＯＳトランジスタ８
とＰウェル２端の間隔を広げる。
を下げるため、ＰチャネルＭＯ３）ランジスタ３とＰウ
ェル２との間隔およびＮチャネルＭＯＳトランジスタ８
とＰウェル２端の間隔を広げる。
■ Ｎ／Ｎ”エピタキシャルウェハにより基板抵抗を下
げてＲ１を小にする。
げてＲ１を小にする。
■ Ｐウェル２の底の不純物濃度を上げてＲ２を小にす
る。
る。
しかし、■の方法は、０ＭＯ３−ＩＣの集積度を下げる
ことになり、０ＭＯ３・ＩＣの高集積化に反する。■、
■についてはエピタキシャル法が必要でコストアップに
つながり、また、ラッチアップ対策としても完璧ではな
い。
ことになり、０ＭＯ３・ＩＣの高集積化に反する。■、
■についてはエピタキシャル法が必要でコストアップに
つながり、また、ラッチアップ対策としても完璧ではな
い。
以上述べたように、従来の方法で製造された０ＭＯ３・
ＩＣはラフチアツブ現象を完全に防止できるものではな
く、集積度の低下やチップのコストアップ等の弊害を招
くものである。
ＩＣはラフチアツブ現象を完全に防止できるものではな
く、集積度の低下やチップのコストアップ等の弊害を招
くものである。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高集積化を進めながらラッチア
ップ現象を完全に防止する高集積、高信顛性ＣＭＯ３・
ＩＣを得るための製造方法を提供することにある。
の目的とするところは、高集積化を進めながらラッチア
ップ現象を完全に防止する高集積、高信顛性ＣＭＯ３・
ＩＣを得るための製造方法を提供することにある。
このような目的を達成するために本発明は、ウェルを形
成する場合のＣＭＯＳ型集積回路の製造方法において、
ウェル領域以外の半導体基板を選択酸化法によって熱酸
化して形成された選択酸化膜をマスクとしてウェル領域
に不純物を添加し熱拡散法により半導体基板中の一定の
深さまで押し込む工程と、半導体基板と反応して電気的
絶縁体を形成する元素を選択酸化膜をマスクとしてイオ
ン注入法により半導体基板中に導入した後にアニール・
活性化して半導体基板中に絶縁層を形成する工程とを有
するようにしたものである。
成する場合のＣＭＯＳ型集積回路の製造方法において、
ウェル領域以外の半導体基板を選択酸化法によって熱酸
化して形成された選択酸化膜をマスクとしてウェル領域
に不純物を添加し熱拡散法により半導体基板中の一定の
深さまで押し込む工程と、半導体基板と反応して電気的
絶縁体を形成する元素を選択酸化膜をマスクとしてイオ
ン注入法により半導体基板中に導入した後にアニール・
活性化して半導体基板中に絶縁層を形成する工程とを有
するようにしたものである。
本発明においては、０ＭＯ３を構成するＰチャネルとＮ
チャネルとは絶縁層で完全に分離され、両者を近づけて
もラッチアップ現象は発生しない。
チャネルとは絶縁層で完全に分離され、両者を近づけて
もラッチアップ現象は発生しない。
次に、本発明に係わる０ＭＯ３−ＩＣの製造方法の一実
施例を第１図を用いて説明する。まず、第１図（ａｌに
示すように、通常の選択酸化法に従って緩衝用酸化膜１
３を生成した後、Ｐウェル形成領域のみＣＶＤ法および
写真製版技術によりシリコン窒化膜１４を形成する。
施例を第１図を用いて説明する。まず、第１図（ａｌに
示すように、通常の選択酸化法に従って緩衝用酸化膜１
３を生成した後、Ｐウェル形成領域のみＣＶＤ法および
写真製版技術によりシリコン窒化膜１４を形成する。
次に、第１図（ｂ）に示すように、熱酸化によりシリコ
ン窒化膜１４をマスクとしてＰウェル領域以外の領域に
３〜４μｍの厚さの選択酸化膜としてのシリコン酸化膜
１５を選択的に形成する。そしてシリコン窒化膜１４を
除去後、シリコン酸化膜１５を遮蔽用マスクとして、イ
オン注入法により、ボロンイオン１６をＰウェル領域に
のみ添加した後、熱拡散法により４〜５μｍの深さまで
拡散させる。
ン窒化膜１４をマスクとしてＰウェル領域以外の領域に
３〜４μｍの厚さの選択酸化膜としてのシリコン酸化膜
１５を選択的に形成する。そしてシリコン窒化膜１４を
除去後、シリコン酸化膜１５を遮蔽用マスクとして、イ
オン注入法により、ボロンイオン１６をＰウェル領域に
のみ添加した後、熱拡散法により４〜５μｍの深さまで
拡散させる。
さらに、第１図（Ｃ）に示すように、絶縁層形成用元素
イオン１７をイオン注入法によりＰウェル領域に導入す
る。この場合、第１図（Ｃ）に示す通り、上記元素イオ
ン１７の注入深さは、Ｐウェル領域２以外は酸化膜１５
中に収まり、かつ、Ｐウェル領域２では、その表面に形
成する素子の電気的特性を阻害しない程度に十分な深さ
に元素プロファイル１８を形成する。この時、選択酸化
膜１５のエツジに生ずるバードビーク１９により、絶縁
周形成用元素のプロファイルがシリコン基板表面から連
続的に形成され、Ｐウェル２の表面に形成するＮチャネ
ルＭＯ３）ランジスタを完全に包囲する。なお、上記絶
縁層形成用元素としてはシリコンと反応して絶縁物を形
成する酸素または窒素が最適である。
イオン１７をイオン注入法によりＰウェル領域に導入す
る。この場合、第１図（Ｃ）に示す通り、上記元素イオ
ン１７の注入深さは、Ｐウェル領域２以外は酸化膜１５
中に収まり、かつ、Ｐウェル領域２では、その表面に形
成する素子の電気的特性を阻害しない程度に十分な深さ
に元素プロファイル１８を形成する。この時、選択酸化
膜１５のエツジに生ずるバードビーク１９により、絶縁
周形成用元素のプロファイルがシリコン基板表面から連
続的に形成され、Ｐウェル２の表面に形成するＮチャネ
ルＭＯ３）ランジスタを完全に包囲する。なお、上記絶
縁層形成用元素としてはシリコンと反応して絶縁物を形
成する酸素または窒素が最適である。
次に選択酸化膜１５および緩衝用酸化膜１３を全面除去
した後、通常の０ＭＯ３・ＩＣ製造フローに従い、第１
図（ｄ）に示す０ＭＯ３−ＩＣを完成させる。イオン注
入された上記元素プロファイル１８は、以降の製造工程
で受ける熱処理によりアニール・活性化する。このため
、元素プロファイル１８は深さ方向に幅を持ったものと
なる。なお、上記製造方法はＰウェル型について説明し
たが、Ｎウェル型についてもほぼ同様に適用可能である
。
した後、通常の０ＭＯ３・ＩＣ製造フローに従い、第１
図（ｄ）に示す０ＭＯ３−ＩＣを完成させる。イオン注
入された上記元素プロファイル１８は、以降の製造工程
で受ける熱処理によりアニール・活性化する。このため
、元素プロファイル１８は深さ方向に幅を持ったものと
なる。なお、上記製造方法はＰウェル型について説明し
たが、Ｎウェル型についてもほぼ同様に適用可能である
。
以上説明したように本発明は、ウェル領域に不純物を添
加した後、半導体基板と反応して電気的絶縁体を形成す
る元素を選択酸化膜をマスクとしてイオン注入法により
半導体基板中に導入した後にアニール・活性化して半導
体基板中に絶縁層を形成することにより、ＣＭＯＳ型集
積回路を構成するＰチャネルとＮチャネルとを上記絶縁
層により完全に分離することができるので、両チャネル
を十分近づけてもラッチアップ現象は発生せず、高信頼
性・高集積のＣＭＯＳ−ＩＣを製造できる効果がある。
加した後、半導体基板と反応して電気的絶縁体を形成す
る元素を選択酸化膜をマスクとしてイオン注入法により
半導体基板中に導入した後にアニール・活性化して半導
体基板中に絶縁層を形成することにより、ＣＭＯＳ型集
積回路を構成するＰチャネルとＮチャネルとを上記絶縁
層により完全に分離することができるので、両チャネル
を十分近づけてもラッチアップ現象は発生せず、高信頼
性・高集積のＣＭＯＳ−ＩＣを製造できる効果がある。
第１図は本発明に係わるＣＭＯＳ型集積回路の製造方法
を説明するための製造工程を示す断面図、第２図は従来
のＣＭＯＳ型集積回路の断面および寄生回路を示す断面
・回路図、第３図はその寄生回路の回路図である。 １・・・・Ｎ型シリコン基板、４．９・・・・ゲート電
極、５．１０・・・・ソース、６・・・・Ｎ゛拡散層、
７，１２・・・・ドレイン、１１・・・・Ｐ゛拡散層、
１３・・・・緩衝用酸化膜、１４・・・・シリコン窒化
膜、１５・・・・・選択酸化膜、１６・・・・ボロンイ
オン、１７・・・・絶縁物形成用元素イオン、１８・・
・・元素プロファイル、１９・・・・バードビーク、２
０・・・・フィールド酸化膜、２１・・・・ポリシリコ
ン・アルミ配線間層間膜、２２・・・・アルミ配線。
を説明するための製造工程を示す断面図、第２図は従来
のＣＭＯＳ型集積回路の断面および寄生回路を示す断面
・回路図、第３図はその寄生回路の回路図である。 １・・・・Ｎ型シリコン基板、４．９・・・・ゲート電
極、５．１０・・・・ソース、６・・・・Ｎ゛拡散層、
７，１２・・・・ドレイン、１１・・・・Ｐ゛拡散層、
１３・・・・緩衝用酸化膜、１４・・・・シリコン窒化
膜、１５・・・・・選択酸化膜、１６・・・・ボロンイ
オン、１７・・・・絶縁物形成用元素イオン、１８・・
・・元素プロファイル、１９・・・・バードビーク、２
０・・・・フィールド酸化膜、２１・・・・ポリシリコ
ン・アルミ配線間層間膜、２２・・・・アルミ配線。
Claims (2)
- （１）ウエルを形成する場合のＣＭＯＳ型集積回路の製
造方法において、前記ウエル領域以外の半導体基板を選
択酸化法によって熱酸化して形成された選択酸化膜をマ
スクとして前記ウエル領域に不純物を添加し熱拡散法に
より半導体基板中の一定の深さまで押し込む工程と、前
記半導体基板と反応して電気的絶縁体を形成する元素を
前記選択酸化膜をマスクとしてイオン注入法により前記
半導体基板中に導入した後にアニール・活性化して前記
半導体基板中に絶縁層を形成する工程とを有することを
特徴とするＣＭＯＳ型集積回路の製造方法。 - （２）選択酸化法はＬＯＣＯＳ法であることを特徴とす
る特許請求の範囲第１項記載のＣＭＯＳ型集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261683A JPS62120065A (ja) | 1985-11-20 | 1985-11-20 | Ｃｍｏｓ型集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261683A JPS62120065A (ja) | 1985-11-20 | 1985-11-20 | Ｃｍｏｓ型集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120065A true JPS62120065A (ja) | 1987-06-01 |
Family
ID=17365274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261683A Pending JPS62120065A (ja) | 1985-11-20 | 1985-11-20 | Ｃｍｏｓ型集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310174B1 (ko) * | 1999-12-31 | 2001-09-28 | 황인길 | 이온주입 손상 회복 방법 |
-
1985
- 1985-11-20 JP JP60261683A patent/JPS62120065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310174B1 (ko) * | 1999-12-31 | 2001-09-28 | 황인길 | 이온주입 손상 회복 방법 |
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