JPS6043025B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6043025B2 JPS6043025B2 JP54171033A JP17103379A JPS6043025B2 JP S6043025 B2 JPS6043025 B2 JP S6043025B2 JP 54171033 A JP54171033 A JP 54171033A JP 17103379 A JP17103379 A JP 17103379A JP S6043025 B2 JPS6043025 B2 JP S6043025B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
Description
【発明の詳細な説明】
本発明は、異なる導電型の拡散層に接続する共通電極
を含む電極について、該電極となる高融点金属（合金も
含む）又はその硅化物よりなる導電膜に不純物を含有さ
せ、該金属等を拡散源とする半導体装置の製造方法に関
するものである。
を含む電極について、該電極となる高融点金属（合金も
含む）又はその硅化物よりなる導電膜に不純物を含有さ
せ、該金属等を拡散源とする半導体装置の製造方法に関
するものである。
異なる導電型の拡散層に接続する共通電極を有する半
導体装置の一例として、相補型ＭＯＳトランジスタ（以
下ＣＭＯＳＴｒと称す）によるインバータ回路がある。
第１図はその回路図で、その動作は、入力ＶｉｎがＨｉ
ｇｈレベルの時、ＰチャンネルＭＯＳトランジスタＰｃ
ｈＴｒ（以下単にＰｃｈＴｒとす一る）がＯＦＦでＮチ
ャネルＭＯＳトランジスタＮｃｈＴｒ（以下単にＮｃｈ
Ｔｒとする）がＯＮとなり出力ＶｏｕｔはＩＪ■）Ｗレ
ベルになり、入力ＶｉｎがＬｆ）Ｗレベルの時、トラン
ジスタのＯＮＮＯＦＦが逆になり出力ＶｏｕｔはＨｉｇ
ｈレベルになる。 なおＶＤＤ及びＶｓｓはそれぞれ高
電位及び低電位の電源である。
導体装置の一例として、相補型ＭＯＳトランジスタ（以
下ＣＭＯＳＴｒと称す）によるインバータ回路がある。
第１図はその回路図で、その動作は、入力ＶｉｎがＨｉ
ｇｈレベルの時、ＰチャンネルＭＯＳトランジスタＰｃ
ｈＴｒ（以下単にＰｃｈＴｒとす一る）がＯＦＦでＮチ
ャネルＭＯＳトランジスタＮｃｈＴｒ（以下単にＮｃｈ
Ｔｒとする）がＯＮとなり出力ＶｏｕｔはＩＪ■）Ｗレ
ベルになり、入力ＶｉｎがＬｆ）Ｗレベルの時、トラン
ジスタのＯＮＮＯＦＦが逆になり出力ＶｏｕｔはＨｉｇ
ｈレベルになる。 なおＶＤＤ及びＶｓｓはそれぞれ高
電位及び低電位の電源である。
この回路図から分る様に、ＣＭＯＳによるインバータ回
路は、その出力端子Ｖｏｕｔが２つのトランジスタＰｃ
ｈＴｒ及びＮｃｈＴｒのドレイン電極に接続されている
。 上記の様なインバータ回路についての従来のＣＭＯ
Ｓ構造を第２図に示す。
路は、その出力端子Ｖｏｕｔが２つのトランジスタＰｃ
ｈＴｒ及びＮｃｈＴｒのドレイン電極に接続されている
。 上記の様なインバータ回路についての従来のＣＭＯ
Ｓ構造を第２図に示す。
このＣＭＯＳはｎ型の半導体基板１にＰ型の不純物領域
であるＰウェル２が形成されており、ｎ型半導体基板１
に形成されたＰ型のソース３Ｐ及びドレイン４Ｐにより
ＰｃｈＴｒが形成され、Ｐウェル２内に形成されたＮ型
のソース３Ｎ及びドレイン４ＮによりＮｃｈＴｒが形成
されている。そしてそれらの２つのトランジスタＰｃｈ
Ｔｒ、ＮｃｈＴｒはフィールド酸化膜５により分離され
ており、またそれぞれのゲート電極６Ｐ及び６ＮはＰｏ
ｌｙ−Ｓｉ層よりなりゲート酸化膜７Ｐ及び７Ｎの上に
形成されている。さらにソース電極８及びドレイン電極
８’は川層よりなり、特に第１図の出力端子Ｖｏｕｔに
接続される２つのトランジスタのドレイン電極８’は、
同一のＡｌ層よりなる共通ドレイン電極になつている。
なお図中９は例えばＰＳＧ層等の保護膜である。上記の
ＣＭＯＳの製造方法は、Ｐウェル２を形成した半導体基
板１に周知の技術でフィールド酸化膜５を形成し、さら
に酸化によりゲート酸化膜７Ｐ，７Ｎを形成した後、Ｐ
Ｏｌｙ−Ｓｉ層よりなるゲート電極６Ｐ，６Ｎを形成す
る。
であるＰウェル２が形成されており、ｎ型半導体基板１
に形成されたＰ型のソース３Ｐ及びドレイン４Ｐにより
ＰｃｈＴｒが形成され、Ｐウェル２内に形成されたＮ型
のソース３Ｎ及びドレイン４ＮによりＮｃｈＴｒが形成
されている。そしてそれらの２つのトランジスタＰｃｈ
Ｔｒ、ＮｃｈＴｒはフィールド酸化膜５により分離され
ており、またそれぞれのゲート電極６Ｐ及び６ＮはＰｏ
ｌｙ−Ｓｉ層よりなりゲート酸化膜７Ｐ及び７Ｎの上に
形成されている。さらにソース電極８及びドレイン電極
８’は川層よりなり、特に第１図の出力端子Ｖｏｕｔに
接続される２つのトランジスタのドレイン電極８’は、
同一のＡｌ層よりなる共通ドレイン電極になつている。
なお図中９は例えばＰＳＧ層等の保護膜である。上記の
ＣＭＯＳの製造方法は、Ｐウェル２を形成した半導体基
板１に周知の技術でフィールド酸化膜５を形成し、さら
に酸化によりゲート酸化膜７Ｐ，７Ｎを形成した後、Ｐ
Ｏｌｙ−Ｓｉ層よりなるゲート電極６Ｐ，６Ｎを形成す
る。
そしてゲート電極６Ｐ，６Ｎ及びフィールド酸化膜５を
マスクにして例えばイオン注入によリソース及びドレイ
ンとなる不純物領域３Ｐ，３Ｎ，４Ｐ，４Ｎを形成する
。この時点での断面図を第３図に示す。次にに層よりな
るソース電極８及びドレイン電極８″を形成する前にゲ
ート酸化膜７Ｐ及び７Ｎを窓開きして、Ａ１層よりなる
電極配線を形成し、保護膜９を形成する。このような従
来のＣＭＯＳで問題となる点は、Ｎ層よりなるソース電
極８及びドレイン電極８″を形成するためにゲート酸化
膜７Ｐ及び７Ｎを窓開きしなければならないため、その
歩留り及び集積度が著しく低下してしまう点である。
マスクにして例えばイオン注入によリソース及びドレイ
ンとなる不純物領域３Ｐ，３Ｎ，４Ｐ，４Ｎを形成する
。この時点での断面図を第３図に示す。次にに層よりな
るソース電極８及びドレイン電極８″を形成する前にゲ
ート酸化膜７Ｐ及び７Ｎを窓開きして、Ａ１層よりなる
電極配線を形成し、保護膜９を形成する。このような従
来のＣＭＯＳで問題となる点は、Ｎ層よりなるソース電
極８及びドレイン電極８″を形成するためにゲート酸化
膜７Ｐ及び７Ｎを窓開きしなければならないため、その
歩留り及び集積度が著しく低下してしまう点である。
上記の様な欠点を解決するために、さらに従来では、ゲ
ート電極、ソース電極及びドレイン電極をＰＯｌｙ−Ｓ
ｉ層より形成し、かつそのＰＯｌｙ−Ｓｉ層に不純物を
含有せしめてソース及びドレイン領域の形成のための拡
散源として利用する方法が提案されている。この方法に
より第２図の如きＣＭＯＳを製造する工程を、第４図乃
至第６図に従つて説明する。先ず第４図の如く、Ｐウェ
ル２を設けたＮ型半導体基板１上に、フィールド酸化膜
５とゲート酸化膜７Ｐ，７Ｎを周知の技術で形成し、そ
してゲート酸化膜７Ｐ，７Ｎを一部エッチング除去して
窓１３Ｐ，１３Ｎを形成する。次に第５図の如く、Ｎｃ
ｈＴｒが形成される部分（窓１３Ｎを有する）にＮ型不
純物（例えばリン）を含有したＰＯｌｙ−Ｓｉ層１０Ｎ
を形成し、さらにＰｃｈＴｒが形成される部分（１３Ｐ
を有する）にＰ型不純物（例えばボロン）を含有したＰ
Ｏｌｙ−Ｓｉ層１０Ｐを形成し、しかもフィールド酸化
膜５上で図中１１の如く２つのＰＯｌｙ−Ｓｉ層１Ｎ，
１０Ｐが接続させる。そして所定の熱処理を施こすこと
により、ＮｃｈＴｒの部分にはＮ型不純物領域のソース
３Ｎ及びドレイン４Ｎを形成し、ＰｃｈＴｒの部分には
Ｐ型不純物領域のソース３Ｐ及びドレイン４Ｐを形成す
る。そしてＰＯｌｙ−Ｓｉ層１０Ｎ，１０Ｐをパターニ
ングすることにより、第６図の如くゲート電極６Ｐ，６
Ｎとソース電極８とドレイン電極８″とが形成される。
この様な方法によれば、Ｎ層のソース及びドレイン電極
の場合に既述した電極窓を形成する必要がなく、工程が
簡単になり歩留り及び集積度が向上するという利点があ
る。
ート電極、ソース電極及びドレイン電極をＰＯｌｙ−Ｓ
ｉ層より形成し、かつそのＰＯｌｙ−Ｓｉ層に不純物を
含有せしめてソース及びドレイン領域の形成のための拡
散源として利用する方法が提案されている。この方法に
より第２図の如きＣＭＯＳを製造する工程を、第４図乃
至第６図に従つて説明する。先ず第４図の如く、Ｐウェ
ル２を設けたＮ型半導体基板１上に、フィールド酸化膜
５とゲート酸化膜７Ｐ，７Ｎを周知の技術で形成し、そ
してゲート酸化膜７Ｐ，７Ｎを一部エッチング除去して
窓１３Ｐ，１３Ｎを形成する。次に第５図の如く、Ｎｃ
ｈＴｒが形成される部分（窓１３Ｎを有する）にＮ型不
純物（例えばリン）を含有したＰＯｌｙ−Ｓｉ層１０Ｎ
を形成し、さらにＰｃｈＴｒが形成される部分（１３Ｐ
を有する）にＰ型不純物（例えばボロン）を含有したＰ
Ｏｌｙ−Ｓｉ層１０Ｐを形成し、しかもフィールド酸化
膜５上で図中１１の如く２つのＰＯｌｙ−Ｓｉ層１Ｎ，
１０Ｐが接続させる。そして所定の熱処理を施こすこと
により、ＮｃｈＴｒの部分にはＮ型不純物領域のソース
３Ｎ及びドレイン４Ｎを形成し、ＰｃｈＴｒの部分には
Ｐ型不純物領域のソース３Ｐ及びドレイン４Ｐを形成す
る。そしてＰＯｌｙ−Ｓｉ層１０Ｎ，１０Ｐをパターニ
ングすることにより、第６図の如くゲート電極６Ｐ，６
Ｎとソース電極８とドレイン電極８″とが形成される。
この様な方法によれば、Ｎ層のソース及びドレイン電極
の場合に既述した電極窓を形成する必要がなく、工程が
簡単になり歩留り及び集積度が向上するという利点があ
る。
しかしこの方法の欠点は、共通ドレイン電極８″が半導
体であるＮ型のＰＯｌｙ−Ｓｉ層１０ＮＩ：．Ｐ型のＰ
ＯＩｙ−Ｓｉ層１０Ｐとで形成され、図中１１の如く接
続されているため、その接続部１１においてＰＮ接合が
形成されてしまう点である。また図には示さなかつたが
、第１図から分る様に入力端子ＶｉｎはＰｃｈＴｒ及び
ＮｃｈＴｒのゲート電極に接続されており、第４図乃至
第６図の如き方法によればそれぞれのゲート電極６Ｐ，
６Ｎも上記の共通ドレイン電極８″の如く接続され、そ
の接続部にＰＮ接合が形成されてしまう。このＰＮ接合
は実質上ダイオードと同じであるため、インバータ回路
の動作に悪影響を及ぼしてしまう。このようなＰＮ接合
が形成されないようにするために、例えば第６図の接続
部１１を第７図の局部的な断面図の様にＡｌｌ２により
接続する方法があるが、この方法は製造工程が増すばか
りか、ＣＭＯＳの高集積化を妨げかつ歩留りを下げるも
のである。
体であるＮ型のＰＯｌｙ−Ｓｉ層１０ＮＩ：．Ｐ型のＰ
ＯＩｙ−Ｓｉ層１０Ｐとで形成され、図中１１の如く接
続されているため、その接続部１１においてＰＮ接合が
形成されてしまう点である。また図には示さなかつたが
、第１図から分る様に入力端子ＶｉｎはＰｃｈＴｒ及び
ＮｃｈＴｒのゲート電極に接続されており、第４図乃至
第６図の如き方法によればそれぞれのゲート電極６Ｐ，
６Ｎも上記の共通ドレイン電極８″の如く接続され、そ
の接続部にＰＮ接合が形成されてしまう。このＰＮ接合
は実質上ダイオードと同じであるため、インバータ回路
の動作に悪影響を及ぼしてしまう。このようなＰＮ接合
が形成されないようにするために、例えば第６図の接続
部１１を第７図の局部的な断面図の様にＡｌｌ２により
接続する方法があるが、この方法は製造工程が増すばか
りか、ＣＭＯＳの高集積化を妨げかつ歩留りを下げるも
のである。
本発明は上記従来の欠点を除去し、電極となる導電膜に
不純物を含有させて不純物領域の拡散源としても利用す
る方法で、上述した様なＰＮ接合が形成されることなく
電極を接続することができる方法を提供することを目的
とするものである。
不純物を含有させて不純物領域の拡散源としても利用す
る方法で、上述した様なＰＮ接合が形成されることなく
電極を接続することができる方法を提供することを目的
とするものである。
そしてその目的は本発明によれば、半導体基板上に形成
された絶縁膜に所望の窓を複数個形成する工程、一導電
型の不純物を含有した高融点金属又はその珪化物よりな
る第１の導電膜を前記窓のうち所定個の第１の窓内に表
出された前記半導体基板及び絶縁膜を覆つて被着する工
程、前記第１の導電膜と逆導電型の不純物を含有した高
融点金属又はその珪化物よりなる第２の導電膜を前記第
１の窓と異なる第２の窓内に表出された前記半導体基板
及び絶縁膜を覆いかつ前記第１の導電膜と接触するよう
被着する工程、熱処理により前記第１及び第２の導電膜
より不純物を拡散させる工程、該熱処理の前あるいは後
に前記第１及び第２の導電膜をパターニングして電極配
線を形成する工程を有することを特徴とする半導体装置
の製造方法を提供することにより達成される。以下本発
明の一実施例を図面に従つて詳細に説明する。
された絶縁膜に所望の窓を複数個形成する工程、一導電
型の不純物を含有した高融点金属又はその珪化物よりな
る第１の導電膜を前記窓のうち所定個の第１の窓内に表
出された前記半導体基板及び絶縁膜を覆つて被着する工
程、前記第１の導電膜と逆導電型の不純物を含有した高
融点金属又はその珪化物よりなる第２の導電膜を前記第
１の窓と異なる第２の窓内に表出された前記半導体基板
及び絶縁膜を覆いかつ前記第１の導電膜と接触するよう
被着する工程、熱処理により前記第１及び第２の導電膜
より不純物を拡散させる工程、該熱処理の前あるいは後
に前記第１及び第２の導電膜をパターニングして電極配
線を形成する工程を有することを特徴とする半導体装置
の製造方法を提供することにより達成される。以下本発
明の一実施例を図面に従つて詳細に説明する。
一実施例として、第２図の如きＣＭＯＳを製造するのに
本発明の製造方法を適用した場合について説明する。本
実施例の主旨とするところは、従来例の第４図乃至第６
図による製造方法において各電極かつソース、ドレイン
の拡散源となるものとして不純物を含有したＰＯｌｙ−
Ｓｉ層を用いていたのを、代りに不純物を含有した高融
点金属又はその珪化物である導電膜を用いた点にある。
高融点金属としては、モリブデン、タングステン、チタ
ン、タンタル、ニオブ、ハフニウム、バナジウム、クロ
ム、マンガン、鉄、コバルト、ニッケル、ジルコニウム
等がある。そしてその製造方法は従来例の第４図乃至第
６図の場合とほぼ同じなので、本実発明の詳細な説明を
第４図乃至第６図に従つて行なうことにす−る。
本発明の製造方法を適用した場合について説明する。本
実施例の主旨とするところは、従来例の第４図乃至第６
図による製造方法において各電極かつソース、ドレイン
の拡散源となるものとして不純物を含有したＰＯｌｙ−
Ｓｉ層を用いていたのを、代りに不純物を含有した高融
点金属又はその珪化物である導電膜を用いた点にある。
高融点金属としては、モリブデン、タングステン、チタ
ン、タンタル、ニオブ、ハフニウム、バナジウム、クロ
ム、マンガン、鉄、コバルト、ニッケル、ジルコニウム
等がある。そしてその製造方法は従来例の第４図乃至第
６図の場合とほぼ同じなので、本実発明の詳細な説明を
第４図乃至第６図に従つて行なうことにす−る。
先す第４図の如く、Ｎ型半導体基板１（比低抗４〜６Ω
Ｃｍ）に周知の拡散によりＰウェル２（比抵抗７〜１０
Ｄ，ｃｍ）を形成した後、選択酸化によりフィールド酸
化膜５を膜厚８０００Ａ程度形成する。
Ｃｍ）に周知の拡散によりＰウェル２（比抵抗７〜１０
Ｄ，ｃｍ）を形成した後、選択酸化によりフィールド酸
化膜５を膜厚８０００Ａ程度形成する。
そしてさらに各トランジスタ形成領域に絶縁膜としてゲ
ート酸化膜７Ｐ，７Ｎを膜厚４００入程度形成し、さら
にエッチングによソー部除去してソース、ドレイン形成
領域の部分に窓１３Ｐ，１３Ｎを形成して、半導体基板
１を露出させる。次に第５図の如く、全面に第１の導電
膜としてＮ型不純物であるリンを含んだモリブデンシリ
サイド膜１０Ｎを膜厚３０００Ａ程度被着形成する。
ート酸化膜７Ｐ，７Ｎを膜厚４００入程度形成し、さら
にエッチングによソー部除去してソース、ドレイン形成
領域の部分に窓１３Ｐ，１３Ｎを形成して、半導体基板
１を露出させる。次に第５図の如く、全面に第１の導電
膜としてＮ型不純物であるリンを含んだモリブデンシリ
サイド膜１０Ｎを膜厚３０００Ａ程度被着形成する。
その方法としては、例えば２０％のＰＨ３ガスを含んだ
Ｎガス雰囲気中でモリブデンシリサイド膜を半導体基板
１にスパッタリングで被着形成する。あるいは、ＭＯＦ
６，Ｎ２，ＳｊＨ４，ＰＨ３ガスを所定の割合で供給し
て行なう化学気相成長法でも良い。そしてそのリンを含
有したモリブデンシリサイド膜１０Ｎをパターニングし
てＮｃｈＴｒ形成領域にのみ残す。その結果ＮｃｈＴｒ
のソース、ドレイン形成領域の窓である第１の窓１３Ｎ
が図の如く覆われてしまう。さらに同様の方法で第２の
導電膜としてＰ型不純物であるボロンを含有したモリブ
デンシリサイド膜１０Ｐを被着形成してパターニングす
る。それによりＰｃｈＴｒの部分の第２の窓１３Ｐが覆
われる。もちろんモリブデンシリサイド膜１０Ｎと１０
Ｐはその順序を逆にして形成しても′／））まわない。
そしてその時図中１１の如く将来接続したい部分は、オ
ーバーラップさせてそれらのモリブデンシリサイド膜１
０Ｎ，１０Ｐを接触させておく。さらにそれらモリブデ
ンシリサイド膜１０Ｎ，１０Ｐを拡散源として、１００
０℃Ｎ２ガス雰囲気中で２紛間の熱処理を施こすことに
より不純物拡散を行なつて、それぞれのトランジスタの
ソース３Ｐ，３Ｎ１ドレイン４Ｐ，４Ｎを形成する。次
に第６図の如く、第１、第２の導電膜であるモリブデン
シリサイド膜１０Ｎ，１０Ｐをパターニングして、ゲー
ト電極６Ｐ，６Ｎ１ソース電極８及びドレイン電極８″
を形成する。この時図中１１で接続された部分は、金属
どうしの接触であるため通常のオーミックコンタクトで
あり、従つて従来の如きＰＮ接合は形成されない。また
モリブデンシリサイド膜１０Ｎ，１０Ｐは配線としても
利用される。その後図には示してないが保護膜として例
えばＰＳＧ膜を膜厚４０００〜８０００Ａ程度ＣＶＤ法
により形成する。なお本実施例ては、第１の導電膜とし
てＮ型不純物のリンを含有したモリブデンシリサイド膜
１０ＮをパターニングしてＮｃｈＴｒ形成領域にのみ残
した後、第２の導電膜としてＰ型不純物のボロンを含有
したモリブデンシリサイド膜１０Ｐを被着形成してパタ
ーニングし、そのモリブデンシリサ・イド膜１０ＰがＮ
ｃｈＴｒ形成領域上には残らないようにしている。
Ｎガス雰囲気中でモリブデンシリサイド膜を半導体基板
１にスパッタリングで被着形成する。あるいは、ＭＯＦ
６，Ｎ２，ＳｊＨ４，ＰＨ３ガスを所定の割合で供給し
て行なう化学気相成長法でも良い。そしてそのリンを含
有したモリブデンシリサイド膜１０Ｎをパターニングし
てＮｃｈＴｒ形成領域にのみ残す。その結果ＮｃｈＴｒ
のソース、ドレイン形成領域の窓である第１の窓１３Ｎ
が図の如く覆われてしまう。さらに同様の方法で第２の
導電膜としてＰ型不純物であるボロンを含有したモリブ
デンシリサイド膜１０Ｐを被着形成してパターニングす
る。それによりＰｃｈＴｒの部分の第２の窓１３Ｐが覆
われる。もちろんモリブデンシリサイド膜１０Ｎと１０
Ｐはその順序を逆にして形成しても′／））まわない。
そしてその時図中１１の如く将来接続したい部分は、オ
ーバーラップさせてそれらのモリブデンシリサイド膜１
０Ｎ，１０Ｐを接触させておく。さらにそれらモリブデ
ンシリサイド膜１０Ｎ，１０Ｐを拡散源として、１００
０℃Ｎ２ガス雰囲気中で２紛間の熱処理を施こすことに
より不純物拡散を行なつて、それぞれのトランジスタの
ソース３Ｐ，３Ｎ１ドレイン４Ｐ，４Ｎを形成する。次
に第６図の如く、第１、第２の導電膜であるモリブデン
シリサイド膜１０Ｎ，１０Ｐをパターニングして、ゲー
ト電極６Ｐ，６Ｎ１ソース電極８及びドレイン電極８″
を形成する。この時図中１１で接続された部分は、金属
どうしの接触であるため通常のオーミックコンタクトで
あり、従つて従来の如きＰＮ接合は形成されない。また
モリブデンシリサイド膜１０Ｎ，１０Ｐは配線としても
利用される。その後図には示してないが保護膜として例
えばＰＳＧ膜を膜厚４０００〜８０００Ａ程度ＣＶＤ法
により形成する。なお本実施例ては、第１の導電膜とし
てＮ型不純物のリンを含有したモリブデンシリサイド膜
１０ＮをパターニングしてＮｃｈＴｒ形成領域にのみ残
した後、第２の導電膜としてＰ型不純物のボロンを含有
したモリブデンシリサイド膜１０Ｐを被着形成してパタ
ーニングし、そのモリブデンシリサ・イド膜１０ＰがＮ
ｃｈＴｒ形成領域上には残らないようにしている。
しかし、第１の導電膜１０Ｎの上に第２の導電膜１０Ｐ
が残つていてもかまわない。なぜならその次の拡散工程
に於て、第１の導電膜が第２の導電膜に含有されたボロ
ンがＰウエ・ル２に拡散するのを防止するストッパーと
して働くからである。以上説明した様に本発明によれば
、電極となる層に不純物を含有させて不純物領域の拡散
源としても利用する方法において、その電樹となる導電
ノ膜として高融点金属及びその珪化物を利用することに
より、異なる導電型の不純物領域の電極どうしを接触さ
せてもＰＮ接合が形成されないため、従来の第７図の如
くＡｌｌ２によつて接続する方法を用いる必要がなく、
製造工程が少なくなり歩留りが向上し、さらに集積度が
増すという効果がある。また第１，第２の導電膜を電極
と共に配線としても用いるため、その抵抗がＰＯｌｙ−
Ｓｉの場合に比べて著しく低くなる。
が残つていてもかまわない。なぜならその次の拡散工程
に於て、第１の導電膜が第２の導電膜に含有されたボロ
ンがＰウエ・ル２に拡散するのを防止するストッパーと
して働くからである。以上説明した様に本発明によれば
、電極となる層に不純物を含有させて不純物領域の拡散
源としても利用する方法において、その電樹となる導電
ノ膜として高融点金属及びその珪化物を利用することに
より、異なる導電型の不純物領域の電極どうしを接触さ
せてもＰＮ接合が形成されないため、従来の第７図の如
くＡｌｌ２によつて接続する方法を用いる必要がなく、
製造工程が少なくなり歩留りが向上し、さらに集積度が
増すという効果がある。また第１，第２の導電膜を電極
と共に配線としても用いるため、その抵抗がＰＯｌｙ−
Ｓｉの場合に比べて著しく低くなる。
第１図はＣＭＯＳトランジスタによるインバータの回路
図、第２，３図は第１図に用いるＣＭＯＳトランジスタ
の従来例を説明するための断面図、第４，５，６図は従
来及び本発明の一実施例を説明するための断面図、第７
図は従来の製造方法を説明するための断面図。 図中、１：半導体基板、２：Ｐウェル、３Ｐ，３Ｎ：ソ
ース、４Ｐ，４Ｎ：ドレイン、５：フイールド酸化膜、
６Ｐ，６Ｎ：ゲート電極、７Ｐ，７Ｎ：ゲート酸化膜（
絶縁膜）、８：ソース電極、８″：ドレイン電極、９：
保護膜、１０Ｎ，１０Ｐ：モリブデンシリサイド膜（第
１第２の導電膜）、１３Ｎ，１３Ｐ：窓（第１，第２の
窓）。
図、第２，３図は第１図に用いるＣＭＯＳトランジスタ
の従来例を説明するための断面図、第４，５，６図は従
来及び本発明の一実施例を説明するための断面図、第７
図は従来の製造方法を説明するための断面図。 図中、１：半導体基板、２：Ｐウェル、３Ｐ，３Ｎ：ソ
ース、４Ｐ，４Ｎ：ドレイン、５：フイールド酸化膜、
６Ｐ，６Ｎ：ゲート電極、７Ｐ，７Ｎ：ゲート酸化膜（
絶縁膜）、８：ソース電極、８″：ドレイン電極、９：
保護膜、１０Ｎ，１０Ｐ：モリブデンシリサイド膜（第
１第２の導電膜）、１３Ｎ，１３Ｐ：窓（第１，第２の
窓）。
Claims (1)
- １ 半導体基板上に形成された絶縁膜に所望の窓を複数
個形成する工程、一導電型の不純物を含有した高融点金
属又はその珪化物よりなる第１の導電膜を前記窓のうち
所定個の第１の窓内に表出された前記半導体基板及び絶
縁膜を覆つて被着する工程、前記第１の導電膜と逆導電
型の不純物を含有した高融点金属又はその珪化物よりな
る第２の導電膜を前記第１の窓と異なる第２の窓内に表
出された前記半導体基板及び絶縁膜を覆いかつ前記第１
の導電膜と接触するよう被着する工程、熱処理により前
記第１及び第２の導電膜より不純物を拡散させる工程、
該熱処理の前あるいは後に前記第１及び第２の導電膜を
パターニングして電極配線を形成する工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54171033A JPS6043025B2 (ja) | 1979-12-28 | 1979-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54171033A JPS6043025B2 (ja) | 1979-12-28 | 1979-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694773A JPS5694773A (en) | 1981-07-31 |
| JPS6043025B2 true JPS6043025B2 (ja) | 1985-09-26 |
Family
ID=15915834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54171033A Expired JPS6043025B2 (ja) | 1979-12-28 | 1979-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043025B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890760A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層型半導体装置の製造方法 |
| JPS5890759A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層型半導体装置の製造方法 |
| JPS58141553A (ja) * | 1982-02-18 | 1983-08-22 | Nec Corp | 相補型ｍｏｓ素子 |
| JPS594067A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| DE3330851A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
-
1979
- 1979-12-28 JP JP54171033A patent/JPS6043025B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694773A (en) | 1981-07-31 |
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