JPH03201558A - Ｂｉ―ＣＭＯＳ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同一半導体基板にバイポーラ素子及びＭＯ３素
子が形成されたＢｉ−ＣＭＯＳ半導体装置に関する。

［従来の技術］ 近年、低消費電力化、高密度化及び高集積化が可能であ
るＣＭＯＳ素手と、高速度且つ高駆動能力を有するバイ
ポーラ素子とを同一半導体基板に組み合わせてなるＢ　
ｉ　−ＣＭＯＳ半導体装置が実現されている。

従来、ＭＯ８型ＬＳＩにおいては、高密度化、高集積化
及び高速化を図るための手段として、ゲート電極の微細
化が進んでいる。また、このゲート電極を配線層の一部
として使用する場合、ゲート電極を構成する材質として
は、通常、その層抵抗が約２０Ω／口であるドープトポ
リシリコンが使用されている。一般に、配線層を含む信
号線等における信号の遅延はＣＲ時定数によって決まる
ので、ゲート電極の微細化によって配線抵抗値が増大す
ると、信号線における遅延が大きくなってしまう。この
ため、この遅延の増加を抑制するには、配線抵抗値の低
減を図る必要がある。そこで、従来は、例えば、スパッ
タリング法等により直接的に半導体基板上にタングステ
ンシリサイド等の高融点金属層を形成し、これをゲート
電極として使用することにより配線抵抗値の低減を図っ
ている。

一方、バイポーラ型ＬＳＩにおいては、高速化を図るた
めに、単結晶シリコンのＰＮ接合が順方向に導通するの
に必要な電圧よりも低い電圧で導通するダイオードが必
要となる場合がある。このようなダイオードとしては、
製法が簡便であると共に優れた高周波特性を有する金属
−半導体ダイオード（以下、Ｓ　Ｂ　Ｄ　；　５ｃｈｏ
ｔｔｋｙ　Ｂａｒｒｌｅｒ　Ｄｌｏｄｅという）が頻繁
に使用されている。第５図はＳＢＤの電圧−電流特性を
示すグラフ図である。この第５図に示すように、半導体
基板上に間接的に高融点金属層を形成した場合には良好
なＳＢＤ特性が得られるが、例えば上述のゲート電極と
共に半導体基板上に直接的に高融点金属層を形成した場
合にはＳＢＤ特性が劣化してしまう。このため、このＳ
ＢＤを構成する金属には、例えば白金シリサイド等の高
融点金属が使用されており、スパッタリング法等により
半導体基板上に白金薄膜を被着した後に約ＧＯＯ℃にて
シンターすることによってＳＢＤが間接的に形成されて
いる。

［発明が解決しようとする課題］ しかしながら、上述した従来のＢ　ｉ　−ＣＭＯ５半導
体装置においては、次のような問題点がある。

即ち、回路構成上、ＳＢＤの順方向電圧は任意の値に設
定できることが好ましいが、ＳＢＤの順方向電圧値は、
これを構成する高融点金属によって決定されてしまう。

例えば、ＳＢＤ面積が１００μｍ２の場合、高融点金属
として白金シリサイドを使用するとその順方向電圧は約
４００ｍ　Ｖであり、タングステンシリサイドを使用す
るとその順方向電圧は約２５０ｍ　Ｖである。このため
、所望の順方向電圧を得るには、ＳＢＤ面積を調整する
必要がある。この場合、白金シリサイドを使用して４０
０ｍＶより小さい順方向電圧を得ようとするとＳＢＤ而
積面大きくなり過ぎ、素子の微細化が困難になる。また
、タングステンシリサイドを使用して２５０ｍＶより大
きい順方向電圧を得ようとするとＳＢＤ而積面小さくな
り過ぎ、製造上、順方向電圧の制御が困難になる。また
、順方向電圧が４００ｍＶより大きくなる場合には、そ
の順方向電圧が約８００ｍ　Ｖである単結晶シリコンの
ＰＮ接合との差がなくなるためＳＢＤとして意味がない
。このように、１種類の高融点金属を使用するだけでは
、同一半導体基板上の複数のＳＢＤの順方向電圧をコン
トロールすることが製造上困難であるという問題点があ
る。

また、素子の動作の高速化の観点からは、ＭＯＳトラン
ジスタのソース・ドレイン拡散領域及びゲート電極の抵
抗値を低減することが望まれている。このソース・ドレ
イン拡散領域の抵抗値は、この拡散領域を形成するため
に半導体基板の表面に添加する不純物濃度を高めたり、
熱処理を高温化又は長時間化することにより、低減する
ことが可能である。しかしながら、この場合、同時にソ
ース・ドレイン拡散領域の横方向への拡散も大きくなり
、バンチスルーによってソース・ドレイン間の耐圧が低
下するので、太いゲート幅のＭＯＳトランジスタしか形
成することができず、素子特性を向上させることができ
ないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
同一半導体基板上に順方向電圧が異なる複数のＳＢＤを
容易に形成することができると共に、ソース・ドレイン
拡散領域及びゲート電極の抵抗値を低減して高速動作を
実現することができるＢｉ−ＣＭＯＳ半導体装置を提供
することを目的とする。

［課題を解決するための手段］ 本発明に係るＢｉ−ＣＭＯＳ半導体装置は、第１の高融
点金属系材料からなるゲート電極及び第２の高融点金属
系材料からなるソース・ドレイン電極を有するＭＯＳ）
ランジスタと、前記ソース喝ドレイン電極の形成工程と
同一工程にて形成された第２の高融点金属系材料からな
る電極を有する第１の金属−半導体ダイオードと、第３
の高融点金属系材料からなる電極を有するバイポーラト
ランジスタと、前記バイポーラトランジスタの電極の形
成工程と同一工程にて形成された第３の高融点金属系材
料からなる電極を有する第２の金属−半導体ダイオード
とを備えたことを特徴とする。

［作用コ 本発明においては、ＭＯＳトランジスタのゲート電極が
第１の高融点金属又はその金属化合物で構成され、ソー
ス・ドレイン電極が第２の高融点金属又はその金属化合
物で構成されているので、前記ゲート電極及び前記ソー
ス・ドレイン拡散領域が低抵抗化され、ＣＭＯＳトラン
ジスタの動作を高速化することができる。

また、第１の金属−半導体ダイオードの電極が、ＭＯＳ
）ランジスタのソース・ドレイン電極の形成工程と同一
工程において半導体基板の表面に第２の高融点金属又は
その金属化合物を被着して形成され、第２の金属−半導
体ダイオードの電極が、バイポーラトランジスタの電極
の形成工程と同一工程にて前記半導体基板の表面に第３
の高融点金属又はその金属化合物を被着して形成されて
いる。

このため、特に金属−半導体ダイオードの形成のための
工程をなんら追加することなく、順方向電圧が異なる高
周波特性が優れた２種類の金属−半導体ダイオードを形
成することができる。

従って、複雑な工程を追加しないで、Ｂｉ−ＣＭＯＳ半
導体装置を高集積化及び高速度化することができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（Ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。

先ず、第１図（ａ）に示すように、Ｐ型半導体基板１上
にＰ＋型埋込層２及びＮ＋型埋込層３を選択的に形成し
た後に、このＰ型半導体基板１上にＮ型エピタキシャル
層４を成長させる。次に、このＮ型エピタキシャル層４
にＰ型不純物を選択的に注入して、Ｐ＋型埋込層２に達
するＰ型ウェル領域５を形成すると共に、Ｐ型半導体基
板１に達してバイポーラ素子形成領域を電気的に絶縁分
離するＰ型絶縁領域６を形成する。次に、耐酸化性膜を
マスクとしてＰ型半導体基板１の表面を酸化して埋込酸
化膜７を形成することにより、Ｎ型エピタキシャル層４
及びＰ型ウェル領域５の表面をＮｃｈ（チャネル）ＭＯ
Ｓ）ランジスタ、ＰＣｈＭＯ８）ランジスタ、バイポー
ラトランジスタ及びＳＢＤの形成領域に素子分離する。

次に、Ｎ型エピタキシャル層４及びＰ型ウェル領域５上
にゲート酸化膜８を形成し、イオン打ち込み法によりＭ
ＯＳ）ランジスタ形成領域の・不純物濃度をコントロー
ルしてＭＯ８Ｉ−ランジスタのスレショルド電圧を制御
する。

次に、この半導体基板１の全面に膜厚が例えば５００λ
の多結晶シリコンＩＫ９を被着した後に、熱拡散法等に
より多結晶シリコン膜９内にＮ型不純物を添加する。次
いで、スパッタリング等によりこの半導体基板１の全面
に膜厚が例えば２０００人のタングステンシリサイド膜
１０を形成する。そして、フォトレジスト膜をマスクと
してタングステンシリサイド膜１０及び多結晶シリコン
膜９をエツチングすることにより、ＭＯＳ）ランジスタ
形成領域のゲート酸化膜８上にゲート電極を選択的に形
成する。

次に、イオン打ち込み法により前記ゲー］・電極をマス
クとしてＰ型ウェル領域５の表面にドーズ量が例えばＩ
Ｘ　１０１４ａｔｏｌｌ／　ａｍ　３の不純物砒素を打
ち込んでＮ−型のソース・ドレイン拡散領域１１を形成
する。また、イオン打ち込み法により、前記ゲート電極
をマスクとしてＮ型エピタキシャル層４の表面にドーズ
量が例えば５Ｘ　１０”ａｔｏｍ／ｃｓ３の不純物ボロ
ンを打ち込んでＰ−型のソース・ドレイン拡散領域１２
を形成すると共に、バイポーラトランジスタ形成領域の
Ｎ型エピタキシャル層４の表面に不純物ボロンを打ち込
んでＰ型ベース領域１３を形成する。

次に、気相成長法等によりこの半導体基板ｌの全面にそ
の膜厚が約２（１００入の酸化膜１４を形成し、バイポ
ーラトランジスタ形成領域をフォトレジスト膜にて被覆
した後に、前記ゲート電極の側方に酸化膜１４が残留す
るように酸化膜１４をエツチング除去してＮ型エピタキ
シャル層４及びＰ型つエル領域５を露出させる。また、
ＳＢＤ形成領域上の酸化膜１４を選択的に除去してＮ型
エピタキシャル層４を露出させる。次いで、この半導体
基板１の全面に蒸着法等によりチタンを被着した後に、
加熱して約８００℃にてシンターすることにより、Ｎ型
エピタキシャル層４及びＰ型ウェル領域５と接するチタ
ンをシリサイド化してチタンシリサイド膜１５（ソース
・ドレイン電極及びＳＢＤ電極）を夫々形成する。そし
て、未反応の余剰チタンを過酸化水素及び水酸化アンモ
ニウムの混合水溶液にてエツチング除去する。

次に、気相成′長法等により膜厚が約５００大の酸化膜
を形成した後に、イオン打ち込み法により酸化膜１４を
マスクとしてＰ型ウェル領域５の表面に不純物砒素を打
ち込んでソース・ドレイン拡散領域１１より深くソース
・ドレイン拡散領域１１ａを形成する。一方、イオン打
ち込み法により酸化Ｗ！Ｘ１４をマスクとしてＮ型エピ
タキシャル層４の表面に不純物ボロンを打ち込んでソー
ス・ドレイン拡散領域１２より深くソース・ドレイン拡
散領域１２ａを形成する。また、これと同時に、バイポ
ーラトランジスタ形成領域及びＳＢＤ形成領域のＮ型エ
ピタキシャル層４の表面に不純物ボロンを選択的に打ち
込んでＰ空領域１６を夫々形成する。これにより、この
領域の抵抗が低減される。

次に、第１図（ｂ）に示すように、気相成長法等により
前記半導体基板１の全面に膜厚が例えば１０００大の酸
化膜１７を形成した後に、フォトレジスト膜をマスクと
してＰ型ベース領域１３直上の酸化膜１７．１４を選択
的にエツチング除去する。

次いで、この半導体基板１の全面に膜厚が例えば２５０
０大の多結晶シリコン膜を被着した後に、イオン注入法
等によりこの多結晶シリコン膜にＮ型不純物を添加する
ことにより、Ｐ型ベース領域１３の表面にエミッタ領域
１８を形成する。更に、フォトレジスト膜をマスクとし
て前記多結晶シリコン膜を選択的にエツチング除去して
エミッタ電極１９を形成する。なお、エミッタ領域１８
及びエミッタ電極１９の形成工程において、同様にして
Ｎ＋型フレクタ領域及びコレクタ電極を形成することも
可能である。

次に、第１図（ｃ）に示すように、前記半導体基板１の
全面に不純物リンを含んだシリコン酸化１！２０を被着
した後に、ソース・ドレイン拡散領域１１　ａ、　　１
２　ａ％バイポーラトランジスタのベース領域、コレク
タ領域及びＳＢＤ領域上のシリコン酸化膜１７並びに酸
化ｌ１１４を選択的に除去して電極形成用の開口部を設
ける。次いで、蒸着法等により前記半導体基板１の全面
に白金を被着した後に、加熱して約６００℃にてシンタ
ーすることにより、前記半導体基板１に接する前記白金
をシリサイド化して白金シリサイド膜２１（ベース電極
及びコレクタ電極）を夫々形成する。そして、未反応の
余剰白金を王水にてエツチング除去する。

なお、ここで形成されたベース電極は、その直下に形成
されているＳＢＤの電極も兼ねている。

次に、蒸着法等により前記半導体基板１の全面に数パー
セントのチタンを含有するタングステン膜２３を被着す
る。その後、フォトレジスト膜をマスクとして例えば過
酸化水素及び水酸化アンモニウムの混合水溶液にてタン
グステン膜２３を選択的に除去することにより、前記各
開口部上にタングステン膜２３を残留させる。

次に、蒸着法等により前記半導体基板１の全面にアル主
ニウムを被着した後に、選択的に除去して前記タングス
テン膜２３上に素子相互を接続する配線層２４を形成す
る。更に、この半導体基板１を例えば約４００″Ｃにて
約２０分間熱処理することにより、上述したソース・ド
レイン電極、ＳＢＤ電極、コレクタ電極及びベース電極
と配線層２４とをオーム接続する。これにより、Ｂｉ　
−ＣＭＯＳ半導体装置が形成される。

このように構成されたＢｉ−ＣＭＯＳ半導体装置は、Ｍ
Ｏ８素子領域においては、多結晶シリコン膜９とタング
ステンシリサイドＭ：１０との積層構造によりゲート電
極が形成されているので、ゲート電極の抵抗値が低減さ
れている。また、ソース・ドレイン電極がチタンシリサ
イド膜１５により形成されているので、ソース・ドレイ
ン拡散領域１１ａ＋　　１２ａの抵抗値が低減されてい
る。このため、素子の微細化による抵抗値の増加を抑制
することができる。

一方、バイポーラ素子領域においては、ソース・ドレイ
ン電極形成工程にてチタンシリサイド膜１５を使用した
ＳＢＤと、バイポーラトランジスタ電極形成工程にて白
金シリサイド膜１８を使用したＳＢＤとが形成されてい
る。従って、複雑な工程を追加しないで、２つのＳＢＤ
の順方向電圧を容易に設定することができる。

ところで、電極とその直上に形成されるアルミニウム等
からなる配線層とをオーム接続させるためには、熱処理
等により各電極と配線層とを合金化させる必要がある。

しかしながら、この電極がシリコン等を含有する場合に
は、この工程において前記配線層内にシリコン等、が拡
散し、再結晶化してしまう。この再結晶化によるシリコ
ン結晶の大きさは、　ｌ乃至２μｍに達する場合がある
。

方、この種の高密度化及び高集積化されたＢｉ−ＣＭＯ
Ｓ半導体装置においては、電極取り出し開口窓及び下層
・上層配線間の接続用開口窓のサイズを小さくすること
が望まれている。このため、前記接続用開口窓等のサイ
ズを２．０μｍ以下とした場合には、オーム接続された
前記電極と前記配線層との接触部分で再結晶化が進行す
ることにより、その接触抵抗値が増加し、場合によって
は導通不良が発生するという問題点がある。また、上述
のオーム接続を行なうための熱処理等によって、ＳＢＤ
電極も前記配線層と合金化反応を起こすので、ＳＢＤの
順方向電圧が経時的に変化し、半導体装置の機能が低下
してしまう。

この点、本実施例のＢｉ−ＣＭＯＳ半導体装置は、電極
部２５の配線構造が、第２図に示すように、アルミニウ
ムの配線層２４とベース電極部なす白金シリサイド膜２
１とがチタンを含むタングステン膜２３を介して接続さ
れた構造となっている。このため、このタングステンＭ
２３がバリアメタルとなるので、オーム接続による前記
各電極と配線層２４との接触抵抗値の増加が抑制される
。

更に、配線層２４とＳＢＤとの合金化反応を防止できる
ので、ＳＢＤの順方向電圧の経時的変化が抑制される。

第３図は本発明の第２の実施例に係るＢ　ｉ　−ＣＭＯ
Ｓ半導体装置を示す断面図である。本実施例は配線層と
電極との熱反応を防止するためのバリアメタルが第１の
実施例と異なるものであるので、第３図において第１図
（ａ）乃至（Ｃ）と同一物には同一符号を付してその部
分の詳細な説明は省略する。

第３図に示すように、夫々電極が形成されたソース・ド
レイン拡散領域１１　ａ＋　　１２　ａ１バイポーラト
ランジスタの前記ベース領域、前記コレクタ領域及び前
記ＳＢＤ上には、タングステンシリサイドＷＸ２３ａ及
びアルミニウム配線層２４ａが順次形成されている。こ
れらのタングステンシリサイドｐｌＸ２３ａ及び配線層
２４ａは、電極形成用の開口部が設けられた半導体基板
１の全面に、スパッタリング等によりタングステンシリ
サイドを被着し、更に蒸着法等によりアルミニウムを被
着した後に、同一のフォトレジスト膜をマスクとして選
択的にエツチング除去してパターン形成されている。

本実施例にわいても、例えば、電極部２５ａの配線構造
が、第４図に示すように、配線層２４ａの全面下にタン
グステンシリサイド膜２３ａが形成されており、配線層
２４ａとベース電極をなす白金シリサイド膜２１とがタ
ングステンシリサイド膜２３ａを介して接続された構造
になっている。

このため、このタングステンシリサイド膜２３ａがバリ
アメタルとなるので、オーム接続による前記各電極と配
線層２４との接触抵抗値の増加が抑制される。

［発明の効果コ 以上説明したように本発明によれば、ＭＯｓトランジス
タのゲート電極に第１の高融点金属系材料を使用し、Ｍ
ＯＳ）ランジスタのソース・ドレイン電極及び第１の金
属−半導体ダイオードの電極に第２の高融点金属系材料
を使用し、更にバイポーラトランジスタの電極及び第２
の金属−半導体ダイオードの電極に第３の高融点金属系
材料を使用するようにしたから、複雑な工程を追加しな
いで、前記第１及び第２の金属−半導体ダイオードの順
方向電圧を容易に設定することができ、しかもゲート電
極及びソース・ドレイン拡散領域の抵抗値を低減するこ
とができる。

従って、Ｂｉ−ＣＭＯＳ半導体装置を容易に高集積化及
び高速度化することができる。

【図面の簡単な説明】

第１図（ａ）乃至（Ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図は
その電極部を示す部分拡大断面図、第３図は本発明の第
２の実施例に係る半導体装置を示す断面図、巣４図はそ
の電極部を示す部分拡大断面図、第５図はＳＢＤの電圧
−電流特性を示すグラフ図である。 １；Ｐ型半導体基板、２；Ｐ＋型埋込層、３；Ｎ１型埋
込層、４；Ｎ型エピタキシャル層、５；Ｐ型ウェル領域
、６；Ｐ型線縁領域、７；埋込酸化膜、８；ゲート酸化
膜、９；多結晶シリコン膜、１０ｔ２３ａｓタングステ
ンシリサイド膜、１１゜ｆｌａ、１２．１２ａ；ソース
・ドレイン拡散領域、１３；Ｐ型ベース領域、１ １５；チタンシリサイド膜、１ ８；エミッタ領域、１９；エミ シリコン酸化膜、２１；白金シ ；タングステン膜、２４，２４ ２５ａ；電極部

Claims (1)

【特許請求の範囲】
1. （１）第１の高融点金属系材料からなるゲート電極及び
   第２の高融点金属系材料からなるソース・ドレイン電極
   を有するＭＯＳトランジスタと、前記ソース・ドレイン
   電極の形成工程と同一工程にて形成された第２の高融点
   金属系材料からなる電極を有する第１の金属−半導体ダ
   イオードと、第３の高融点金属系材料からなる電極を有
   するバイポーラトランジスタと、前記バイポーラトラン
   ジスタの電極の形成工程と同一工程にて形成された第３
   の高融点金属系材料からなる電極を有する第２の金属−
   半導体ダイオードとを備えたことを特徴とするＢｉ−Ｃ
   ＭＯＳ半導体装置。