JPS60103662A - 半導体装置及びその製造法 - Google Patents
半導体装置及びその製造法Info
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- JPS60103662A JPS60103662A JP58210940A JP21094083A JPS60103662A JP S60103662 A JPS60103662 A JP S60103662A JP 58210940 A JP58210940 A JP 58210940A JP 21094083 A JP21094083 A JP 21094083A JP S60103662 A JPS60103662 A JP S60103662A
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- semiconductor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に係り、特に接合深さの極めて浅い
接合を有する半導体基体に低抵抗接触（オーミック接触
）するｔＳと同じ半導体基体にショットキー障壁を形成
して接触する電極とを具備する半導体集積回路装ｆ！、
（以下ＩＣと略称する）に関し、主としてセミカスタム
ＩＣ（一般的にゲートアレイと称する）を対象とする。
接合を有する半導体基体に低抵抗接触（オーミック接触
）するｔＳと同じ半導体基体にショットキー障壁を形成
して接触する電極とを具備する半導体集積回路装ｆ！、
（以下ＩＣと略称する）に関し、主としてセミカスタム
ＩＣ（一般的にゲートアレイと称する）を対象とする。
半導体基体に低抵抗接触（オーミック接触）する電極と
、それと同じ半導体基体にショットキー障壁（ショット
キーバリア）を形成するように接触する電極とを具備す
る半導体装置の一つとして、ショットキーダイオードを
クランプダイオードとして用いるショットキニＴＴＬ回
路（以下８Ｔ’Ｉ’Ｌ（８ｃｈｏｔｔｋｙ Ｔｒａｎｓ
ｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と略
す）が従来広く用いられている。電極と半導体基体との
整流接触を利用するショットキーダイオード（以下８
Ｂ Ｄ （８ｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏ
ｄｅ）と略す）は、順方向電圧降下が低いほど回路スピ
ードの劣化に対する余裕度が大きく、ま九は素子面積を
小さくできる。この順方向特性を決めるのは、電極に用
いる金属と半導体基体であるｎ型シリコンと仕事函数の
差（以下φ８と略す）であシ、φＢが小さいことが望ま
しい。
、それと同じ半導体基体にショットキー障壁（ショット
キーバリア）を形成するように接触する電極とを具備す
る半導体装置の一つとして、ショットキーダイオードを
クランプダイオードとして用いるショットキニＴＴＬ回
路（以下８Ｔ’Ｉ’Ｌ（８ｃｈｏｔｔｋｙ Ｔｒａｎｓ
ｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と略
す）が従来広く用いられている。電極と半導体基体との
整流接触を利用するショットキーダイオード（以下８
Ｂ Ｄ （８ｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏ
ｄｅ）と略す）は、順方向電圧降下が低いほど回路スピ
ードの劣化に対する余裕度が大きく、ま九は素子面積を
小さくできる。この順方向特性を決めるのは、電極に用
いる金属と半導体基体であるｎ型シリコンと仕事函数の
差（以下φ８と略す）であシ、φＢが小さいことが望ま
しい。
ところで従来低電カシ璽ットキーＴＴＬ （ＬＳＴＴＬ
）に用いられる電極金属としては、φ、の低いｐｕｒｅ
Ａｔが一般に用いられる （φ、＝０．６７ｅＶ 〜
０．７２ ｅＶ）。第１図はｐｕｒｅ Ａｔ電極をＳＢ
Ｄ電極５Ｂ及びバイポーラトランジスタのエミッタ電極
５人に用いた従来例の断面構造を示している。
）に用いられる電極金属としては、φ、の低いｐｕｒｅ
Ａｔが一般に用いられる （φ、＝０．６７ｅＶ 〜
０．７２ ｅＶ）。第１図はｐｕｒｅ Ａｔ電極をＳＢ
Ｄ電極５Ｂ及びバイポーラトランジスタのエミッタ電極
５人に用いた従来例の断面構造を示している。
同図において、１はコレクタ層となるｎ壓８ｉ半導体基
体、２はｐ型ベース層、３はｎ型エミッタ層、４は酸化
膜（８ｉ０，７１リ 、５Ａはｎ型エミツタ層３に低抵
抗接触するｐｕｒｅ ＡＡ ’ＩＣ極、５Ｂは半導体基
体１の主面に露出するｐ型ベース層２゜ｎ型エミツタ層
とショットキー障壁が形成するように接触するｐｕｒｅ
Ａｔ［極である。
体、２はｐ型ベース層、３はｎ型エミッタ層、４は酸化
膜（８ｉ０，７１リ 、５Ａはｎ型エミツタ層３に低抵
抗接触するｐｕｒｅ ＡＡ ’ＩＣ極、５Ｂは半導体基
体１の主面に露出するｐ型ベース層２゜ｎ型エミツタ層
とショットキー障壁が形成するように接触するｐｕｒｅ
Ａｔ［極である。
ところで、ｐｕｒｅＡｔｔ−電極に用いた場合、ｐｕｒ
ｅ Ａｔと８ｉ基板との反応により、浅いｐｎ接合の場
合には耐圧劣化が生じる。通常０．８μｍ以上の接合深
さにしか適用できない。
ｅ Ａｔと８ｉ基板との反応により、浅いｐｎ接合の場
合には耐圧劣化が生じる。通常０．８μｍ以上の接合深
さにしか適用できない。
一方、近年、高集積化のためｐｎ接合深さが浅くなり（
例えばエミッタ探さ０．４μｍ）、これに対する電極と
しては、８ｉを数チ含んだｈｔ （以下ｋｌ ＊ Ｓ
ｉと略す）が用いられている。この場合、Ａｔ中に含ま
れたＳｉが、ＡｔとＳｉ基板との反応を防ぐ。しかし、
ｋｌ−８４で形成された８ＢＤの電極は、！極とＳｉと
の界面に８ｉの析出が生じる現象のため、見かけ上のφ
８が０．８ｅＶ以上になってしまう。第２図は従来例で
あるところの電極としてＡｔ−８ｉを用いた場合の断面
構造を示している。６Ａ、６ＢはそれぞれＡｔ−８ｉに
よるエミッタおよび８ＢＤｔ極で６９、第１図と同一符
号は同−物及び和尚物を示す。
例えばエミッタ探さ０．４μｍ）、これに対する電極と
しては、８ｉを数チ含んだｈｔ （以下ｋｌ ＊ Ｓ
ｉと略す）が用いられている。この場合、Ａｔ中に含ま
れたＳｉが、ＡｔとＳｉ基板との反応を防ぐ。しかし、
ｋｌ−８４で形成された８ＢＤの電極は、！極とＳｉと
の界面に８ｉの析出が生じる現象のため、見かけ上のφ
８が０．８ｅＶ以上になってしまう。第２図は従来例で
あるところの電極としてＡｔ−８ｉを用いた場合の断面
構造を示している。６Ａ、６ＢはそれぞれＡｔ−８ｉに
よるエミッタおよび８ＢＤｔ極で６９、第１図と同一符
号は同−物及び和尚物を示す。
浅いｐｎ接合に適用できる電極構造としては、白金シリ
サイド（Ｐｔ・８ｉ ）も用いられているがφ、は大き
い（例えば０．８５ｅＶ）。
サイド（Ｐｔ・８ｉ ）も用いられているがφ、は大き
い（例えば０．８５ｅＶ）。
なお、半導体基体がｐ聾の場合、ＳＢＤ部ではφ８を大
きくすることが望まれるが（例えば、ＡＬでは０．４１
ｅＶ 、 Ｐｔ８ｉでは０．２５ ｅＶ）、ｎｍの場
合と同様に、浅いｐｎ接合に適用でき、しかもＳＢＤ部
ではφ３が大きくできる金属は知られていない。
きくすることが望まれるが（例えば、ＡＬでは０．４１
ｅＶ 、 Ｐｔ８ｉでは０．２５ ｅＶ）、ｎｍの場
合と同様に、浅いｐｎ接合に適用でき、しかもＳＢＤ部
ではφ３が大きくできる金属は知られていない。
以上の様に、従来例においては、順方向電圧降下が低い
こと、また、浅いｐｎ接合の耐圧劣化が主じないことの
２点を同時には満足できなかった。
こと、また、浅いｐｎ接合の耐圧劣化が主じないことの
２点を同時には満足できなかった。
本発明の目的とするところは上記欠点を除去し、順方向
電圧降下が低く、かつ浅いｐｎ接合の耐圧劣化が生じな
い半導体装置及び工程数が少なく経済的な半導体装置の
製造方法を提供することにある。
電圧降下が低く、かつ浅いｐｎ接合の耐圧劣化が生じな
い半導体装置及び工程数が少なく経済的な半導体装置の
製造方法を提供することにある。
本願において開示される発明のうち代表的なものの櫃要
を簡単に説明すれば、シリコン尋の半導体基体の一生面
に第１導を型の第１の領域の少なくとも一部が露出し、
第１の領域の表面の一部に第２導電型の第２の領域が形
成され、この第２の領域に低抵抗接触する第１の電極と
、上記第２の領域を除く上記主面の少なくとも一部にシ
冒ットキー障壁が形成されるように接触する第２の電極
とを具備する半導体装置の製造法であって、はじめに第
２の電極を形成すべき半導体基体表面のみを露出した状
態で全面に一つの金属材料例えばｐｉを堆積し、かつ熱
処理することにより上記第２の電極を形成すべき半導体
基体主面に上記一つの金属と半導体との合金からなる合
金層を形成し、上記一つの金属の不要部を取り除いた後
、他の一つの金属材料例えばＡｔと上記半導体基体の材
料である８１との混合物からなる第１の電極の電極材料
を全面に堆積し、この電極材料の不要部を除去し熱処理
することにより第１の電極と第２の電極とを形成するも
のであってこれにより、８ＢＤ電極である第２の電極に
おいてはφ８を低く保持できるとともにそれ以外の第１
の電極においては浅いｐｎ接合の劣化が生じることがな
く前記発明の目的が達成できる。
を簡単に説明すれば、シリコン尋の半導体基体の一生面
に第１導を型の第１の領域の少なくとも一部が露出し、
第１の領域の表面の一部に第２導電型の第２の領域が形
成され、この第２の領域に低抵抗接触する第１の電極と
、上記第２の領域を除く上記主面の少なくとも一部にシ
冒ットキー障壁が形成されるように接触する第２の電極
とを具備する半導体装置の製造法であって、はじめに第
２の電極を形成すべき半導体基体表面のみを露出した状
態で全面に一つの金属材料例えばｐｉを堆積し、かつ熱
処理することにより上記第２の電極を形成すべき半導体
基体主面に上記一つの金属と半導体との合金からなる合
金層を形成し、上記一つの金属の不要部を取り除いた後
、他の一つの金属材料例えばＡｔと上記半導体基体の材
料である８１との混合物からなる第１の電極の電極材料
を全面に堆積し、この電極材料の不要部を除去し熱処理
することにより第１の電極と第２の電極とを形成するも
のであってこれにより、８ＢＤ電極である第２の電極に
おいてはφ８を低く保持できるとともにそれ以外の第１
の電極においては浅いｐｎ接合の劣化が生じることがな
く前記発明の目的が達成できる。
第３図〜第６図は本発明による半導体装置の製造方法の
一実施例を工程断面図により示す。
一実施例を工程断面図により示す。
（ａ） 公知の方法で、ｐ型代−３層２Ｐｎ型１ミッタ
層３が形成されたｎ型半導体基体１の主表匍上の絶縁膜
（８ｉ０．［１）４を電極部分のみを公知のホトエツチ
ング方法にて除去したものを用意する（第３図）。
層３が形成されたｎ型半導体基体１の主表匍上の絶縁膜
（８ｉ０．［１）４を電極部分のみを公知のホトエツチ
ング方法にて除去したものを用意する（第３図）。
同図において、（２）は半導体基体に低抵抗接触するＷ
Ｊｌの電極を形成すべ１！部分、（ハ）はシ目ットキー
障壁（８ＢＤ）を構成するように接触する第２の電極を
形成すべき部分の位置を示すものである。
Ｊｌの電極を形成すべ１！部分、（ハ）はシ目ットキー
障壁（８ＢＤ）を構成するように接触する第２の電極を
形成すべき部分の位置を示すものである。
伽） ８ＢＤｔ極部分■のみを残して第４図に示すよう
に他の１！極部分囚上をマスク材（例えば低温生成シリ
コン酸化物尋）７で覆った状態で全面に蒸着又はスパッ
タしたＰｉｉＩｇを形成する。
に他の１！極部分囚上をマスク材（例えば低温生成シリ
コン酸化物尋）７で覆った状態で全面に蒸着又はスパッ
タしたＰｉｉＩｇを形成する。
（ｃ）４７５℃程度でシンター処理することにより前記
Ｐｔ膜８を半導体基体１の苧導体材料であるＳｉと合金
させてｌ） ｔ −８ｉ層９を形成する。このあと不要
のＰｔ１ｌｌｉ８をエッチ除去し、マスク材７も取除く
（第５図）。
Ｐｔ膜８を半導体基体１の苧導体材料であるＳｉと合金
させてｌ） ｔ −８ｉ層９を形成する。このあと不要
のＰｔ１ｌｌｉ８をエッチ除去し、マスク材７も取除く
（第５図）。
（ｄ） 全面にＳｉを原子量で５％含んだＡＡ、８ｉを
蒸着し約０．８μｍの厚さのＡＡ−８ｉ膜を形成し、次
いでホトエツチング技術により不要のＡＬｅ８ｉ膜を取
り除いて全体の電極（配線）パターンを形成し、鑵′後
に熱処理（４７０℃１５分）してコンタクトアロイを行
なうことによＪ）ＡＬ−８＋からなる第１の電極（エミ
ッタ電極）１０Ａを得るとともにＰｔ−８ｉとＡｔ・８
ｉからなる第２の電極（ＳＢＤｔ極）１０Ｂを得る（１
３６図）。
蒸着し約０．８μｍの厚さのＡＡ−８ｉ膜を形成し、次
いでホトエツチング技術により不要のＡＬｅ８ｉ膜を取
り除いて全体の電極（配線）パターンを形成し、鑵′後
に熱処理（４７０℃１５分）してコンタクトアロイを行
なうことによＪ）ＡＬ−８＋からなる第１の電極（エミ
ッタ電極）１０Ａを得るとともにＰｔ−８ｉとＡｔ・８
ｉからなる第２の電極（ＳＢＤｔ極）１０Ｂを得る（１
３６図）。
この結果、Ｐｔ−８ｉ １ｃＡｔ拳８ｉを重ねてアロイ
した５ＢＤＩ！極１０Ｂにおいては、ｐｔ−ｈｔｔ ＊
金層が形成されこのＰ ｔ −Ａｔ、層と基体のＳｉと
界面のＡｔと基体の８１半導体との間でバリアハイドｑ
ｌ’Ｂ Ｚｏ、 ７５〜０．８ ｅＶの接合（シロット
キー障Ｉりが構成され、一方、エミッタ部（ｐｎ接合深
さ０．４μｍ）の電極１０ＡはＡｔ＊８ｉからなるため
電極と８４牛導体との反応はほとんど進まず、浅いｐｎ
接合に対する耐圧劣化の問題は生じない。
した５ＢＤＩ！極１０Ｂにおいては、ｐｔ−ｈｔｔ ＊
金層が形成されこのＰ ｔ −Ａｔ、層と基体のＳｉと
界面のＡｔと基体の８１半導体との間でバリアハイドｑ
ｌ’Ｂ Ｚｏ、 ７５〜０．８ ｅＶの接合（シロット
キー障Ｉりが構成され、一方、エミッタ部（ｐｎ接合深
さ０．４μｍ）の電極１０ＡはＡｔ＊８ｉからなるため
電極と８４牛導体との反応はほとんど進まず、浅いｐｎ
接合に対する耐圧劣化の問題は生じない。
実施例Ｉで述べたような浅いｐｎ＊合と回路動作上ＳＢ
Ｄのφ、低下が特に問題となるよう列具体的な例として
、一般に、ゲートアレイと呼ばれるセミカスタムＩＣが
ある。
Ｄのφ、低下が特に問題となるよう列具体的な例として
、一般に、ゲートアレイと呼ばれるセミカスタムＩＣが
ある。
「ゲートアレイ」は予め半導体基体内に基本セルを構成
する半導体拡散領域を縦横の列（アレイ）として複数個
形成しておき、これらの拡散領域の「ゲート」を配線に
よシ一部でつなぎ合せ、他部ではつなぎ合せないことに
よシ要求仕様にそった論理回路を形成する方式をとる。
する半導体拡散領域を縦横の列（アレイ）として複数個
形成しておき、これらの拡散領域の「ゲート」を配線に
よシ一部でつなぎ合せ、他部ではつなぎ合せないことに
よシ要求仕様にそった論理回路を形成する方式をとる。
本願発明者においては、一つのチップ上で内部の論理回
路を低消費電力のＣ′Ｍ０８ （Ｃｏｍｐｌｉ−ｍｅｎ
ｔａｌｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ ）回路で組み、外部Ｔ’ｌ’Ｌとの接続に
用いられるインターフェース回路（入出力バッファ）を
バイポーラトランジスタで組んで論理回路の外側に配置
してワンチップ化したＢ１−ＣＭＯＳゲートアレイ技術
を開発した。
路を低消費電力のＣ′Ｍ０８ （Ｃｏｍｐｌｉ−ｍｅｎ
ｔａｌｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ ）回路で組み、外部Ｔ’ｌ’Ｌとの接続に
用いられるインターフェース回路（入出力バッファ）を
バイポーラトランジスタで組んで論理回路の外側に配置
してワンチップ化したＢ１−ＣＭＯＳゲートアレイ技術
を開発した。
このような半導体装置において、入出力バッ７アー回路
にＳＢＤが用いられており、一方、ＣＭＯ８回路のソー
ス・ドレインとなる拡散領域のｐｎ接合の接合深さは０
．４μｍ以下であシ、バイポーラトランジスタのエミッ
タの接合深さは１．０μｍペースの接合深さは１．８μ
ｍと極めて浅いｐｎ接合を有している。このような半導
体装置におけるゲートアレイの配置を第７図に示す。こ
の実施例では、半導体基体（チップ）１の中央部に０Ｍ
Ｏ８からなるセル３８を多数配置して０ＭＯ８アレイ３
９を形成するとともに、０ＭＯ８アレイの外部にＣＭＯ
Ｓアレイをとシ囲むようにバイポーラトランジスタ回路
よりなる入出力バッファセル４０が多数配設されている
。またチップ周辺にはポンディングパッド４１が多数配
設されている。
にＳＢＤが用いられており、一方、ＣＭＯ８回路のソー
ス・ドレインとなる拡散領域のｐｎ接合の接合深さは０
．４μｍ以下であシ、バイポーラトランジスタのエミッ
タの接合深さは１．０μｍペースの接合深さは１．８μ
ｍと極めて浅いｐｎ接合を有している。このような半導
体装置におけるゲートアレイの配置を第７図に示す。こ
の実施例では、半導体基体（チップ）１の中央部に０Ｍ
Ｏ８からなるセル３８を多数配置して０ＭＯ８アレイ３
９を形成するとともに、０ＭＯ８アレイの外部にＣＭＯ
Ｓアレイをとシ囲むようにバイポーラトランジスタ回路
よりなる入出力バッファセル４０が多数配設されている
。またチップ周辺にはポンディングパッド４１が多数配
設されている。
以下、第７図におけるＩ−ｎに沿う断面図を用いてプロ
セスフローを説明する。第８図〜第２４図は本発明をゲ
ートアレイと称する半導体論理回路装置に応用した場合
の実施例の製造フローを示す工程断面図である。
セスフローを説明する。第８図〜第２４図は本発明をゲ
ートアレイと称する半導体論理回路装置に応用した場合
の実施例の製造フローを示す工程断面図である。
（ａ） 第８図で示すように高比抵抗ｐ−型８ｉ基板（
ウェハ状サブストレート）１１の一生表面にｓｂ（アン
チモン）等をデポジットした上に低濃度のｎ−型８ｉ層
１２をエピタキシャル成長させるとともにｐ−型基板１
１とｎ一層１２との間にｎ＋型埋込＃１３を形成する。
ウェハ状サブストレート）１１の一生表面にｓｂ（アン
チモン）等をデポジットした上に低濃度のｎ−型８ｉ層
１２をエピタキシャル成長させるとともにｐ−型基板１
１とｎ一層１２との間にｎ＋型埋込＃１３を形成する。
なお同図において、領域Ｉは８ＢＤを含むバイポーラ素
子の形成されるべき領域、■はＭＯ８素子の形成される
べき領域とする。なお、領域■は通常バイポーラトラン
ジスタを形成する領域の一部にＳＢＤを形成するもので
あって電極形成以外は通常のバイポーラトランジスタと
同じプロセスフロー。
子の形成されるべき領域、■はＭＯ８素子の形成される
べき領域とする。なお、領域■は通常バイポーラトラン
ジスタを形成する領域の一部にＳＢＤを形成するもので
あって電極形成以外は通常のバイポーラトランジスタと
同じプロセスフロー。
（ｂ） 表面酸化してｎ−型Ｓｉ層１２０表面に酸化膜
（８ｉｏ、膜〕１４を形成し、その一部をホトエツチン
グ法により窓開する。このうち一部の窓開部以外をマス
ク（図示しない）で覆い、アイソレージ冒ンのためのＢ
（ホウ素）をデポジット・拡散することＫよりｐ＋型型
数散層１５つくる。同様にして領域Ｉにおいてコレクタ
・コンタクトのための他の一つの窓一部にはＰ（リン）
等をデポジット・拡散することによりｎ＋型型数散層１
６つくる。これらのｐ＋型型数散層１５ｎ中型拡散層１
６はｎ−型８１層１２の半分の厚さ程度に拡散される。
（８ｉｏ、膜〕１４を形成し、その一部をホトエツチン
グ法により窓開する。このうち一部の窓開部以外をマス
ク（図示しない）で覆い、アイソレージ冒ンのためのＢ
（ホウ素）をデポジット・拡散することＫよりｐ＋型型
数散層１５つくる。同様にして領域Ｉにおいてコレクタ
・コンタクトのための他の一つの窓一部にはＰ（リン）
等をデポジット・拡散することによりｎ＋型型数散層１
６つくる。これらのｐ＋型型数散層１５ｎ中型拡散層１
６はｎ−型８１層１２の半分の厚さ程度に拡散される。
さらに領域■において、一つの窓開部に対しｐ型ウェル
形成のためのＢ（ホウ素）イオン打込みを行なう（第９
図参照）。
形成のためのＢ（ホウ素）イオン打込みを行なう（第９
図参照）。
（Ｃ） ウェルの引伸し拡散を行々って第１θ図に示す
ようにｐ−型ウェル１７を形成する。同時にｐ＋型拡散
Ｎ１１５社ｐ−型基板１１に接続して領域Ｉと領域■と
を分離する。又、コレクタ・コンタクトのｎ 型拡散ｗ
Ｉ１１６もｎ 型埋込層１３に達する。
ようにｐ−型ウェル１７を形成する。同時にｐ＋型拡散
Ｎ１１５社ｐ−型基板１１に接続して領域Ｉと領域■と
を分離する。又、コレクタ・コンタクトのｎ 型拡散ｗ
Ｉ１１６もｎ 型埋込層１３に達する。
（ｄ） 全面の酸化膜をいったん除去した後、第１１図
に示すように新たに薄い酸化膜１８を介して８ｉｓＮ、
（シリコンナイトライド）膜１９をデポジットし、マス
ク処理にょシ選択酸化のための耐酸化マスクを形成する
。このあと図示されないが一部をさらにマスク材で覆っ
た別々の不純物イオン打込み工程でｎ−型８ｉ表面にチ
ャネルストッパのためのｎ型及びｐ型不純物を導入する
。
に示すように新たに薄い酸化膜１８を介して８ｉｓＮ、
（シリコンナイトライド）膜１９をデポジットし、マス
ク処理にょシ選択酸化のための耐酸化マスクを形成する
。このあと図示されないが一部をさらにマスク材で覆っ
た別々の不純物イオン打込み工程でｎ−型８ｉ表面にチ
ャネルストッパのためのｎ型及びｐ型不純物を導入する
。
（ｅ） ＳＬ基体のＭ抗酸化（ＬＯＣＯ８）を行ない第
１２図に示すように耐酸化マスクの形成され表い部分の
Ｓｔ表面に厚いフィルド酸化膜（８ｓ Ｏ＊ＩＩＩ）２
Ｇを形成する。この酸化処理時にフィルド酸化膜下に前
工程で導入されたｐ型及びｎＷｌのチャネルストッパ２
１が形成される◇ （Ｑ ８１ｓＮａ膜１９を除去し、プレ酸化後にＳｉの
低温酸化膜２２をデポジットし、第１３図に示すように
領域■側でベース部のみを窓開してＢ（ホウ素）ｔデポ
ジット又はイオン打込みし浅いｐ散拡散層２３をつくる
。
１２図に示すように耐酸化マスクの形成され表い部分の
Ｓｔ表面に厚いフィルド酸化膜（８ｓ Ｏ＊ＩＩＩ）２
Ｇを形成する。この酸化処理時にフィルド酸化膜下に前
工程で導入されたｐ型及びｎＷｌのチャネルストッパ２
１が形成される◇ （Ｑ ８１ｓＮａ膜１９を除去し、プレ酸化後にＳｉの
低温酸化膜２２をデポジットし、第１３図に示すように
領域■側でベース部のみを窓開してＢ（ホウ素）ｔデポ
ジット又はイオン打込みし浅いｐ散拡散層２３をつくる
。
（鐙 領域■の表面をエッチし、ゲート酸化を行ない第
１４図に示すＭＯ８素子のゲート酸化Ｊ［２４を形成す
る。
１４図に示すＭＯ８素子のゲート酸化Ｊ［２４を形成す
る。
（ｈ） 全面にポリ８ｉをデポジットし、ホトエツチン
グ処理により不要部を除去して第１５図に示すように領
域■においてゲート酸化膜２４の上にポリ８ｉゲート２
５を形成する。
グ処理により不要部を除去して第１５図に示すように領
域■においてゲート酸化膜２４の上にポリ８ｉゲート２
５を形成する。
（ｉ）ＣＶＤ（化学気相デポジション）・８ｉ０．膜２
６を形成し、第４６図に示すようにｐチャネルＭＯ８素
子となる部分のみをあけてポリ８ｉゲートをマスクとし
てＢをデポジット・拡散することによシ自己整合的にｐ
＋型ソース・ドレイン２７を形成する。
６を形成し、第４６図に示すようにｐチャネルＭＯ８素
子となる部分のみをあけてポリ８ｉゲートをマスクとし
てＢをデポジット・拡散することによシ自己整合的にｐ
＋型ソース・ドレイン２７を形成する。
０） 新たにｃｖＤ−ｓｉｏ、膜２８を形成し、第１７
図に示すようにｎチャネルＭＯ８累子となる部分及び領
域Ｉ側のバイポーラｎｐｎ累子のエミッタとなる部分を
あけてＡＪ （、ヒ素）又はＰ（リン）をデポジット・
拡散することによりｎｉｌノース・ドレイ／２９及びｎ
＋型エミッタ３０を形成する。
図に示すようにｎチャネルＭＯ８累子となる部分及び領
域Ｉ側のバイポーラｎｐｎ累子のエミッタとなる部分を
あけてＡＪ （、ヒ素）又はＰ（リン）をデポジット・
拡散することによりｎｉｌノース・ドレイ／２９及びｎ
＋型エミッタ３０を形成する。
［有］）全面にＰ２Ｏ（リン・シリケートガラス）勢の
絶縁膜３１をデポジットした後、第１８図に示すように
コンタクトホトエッチを行ない各領域のコンタクト部を
露出する。このうち領域Ｉにおいては８ＢＤｔ極を形成
するためｎ″″型Ｓ型層１層１２レクタ）の一部とｐ型
（ベース）層２３の一部が短絡できるように絶Ｉ＃膜を
窓開する。
絶縁膜３１をデポジットした後、第１８図に示すように
コンタクトホトエッチを行ない各領域のコンタクト部を
露出する。このうち領域Ｉにおいては８ＢＤｔ極を形成
するためｎ″″型Ｓ型層１層１２レクタ）の一部とｐ型
（ベース）層２３の一部が短絡できるように絶Ｉ＃膜を
窓開する。
（１） ８ＢＤｔ極部分（１２）のみを残し、他の電極
部を含む表面を低温生成ＳｔＯ，等のマスク材３２で覆
った状態でスパッタによ６ｐｔ膜３８￥ｒ形成する（第
１９図）。
部を含む表面を低温生成ＳｔＯ，等のマスク材３２で覆
った状態でスパッタによ６ｐｔ膜３８￥ｒ形成する（第
１９図）。
−４７６℃でシンター処理して前記Ｐｉを基体の８ｉと
合金させてＰＬ−８ｉＪ［３９を形成した後、他の部分
の不要なＰｔをエッチ除去し、マスク材３２も取除く
（第２０図）。
合金させてＰＬ−８ｉＪ［３９を形成した後、他の部分
の不要なＰｔをエッチ除去し、マスク材３２も取除く
（第２０図）。
（ロ）第２１図に示すように全面にＡｚ−８１（２チ原
子８ｉ）を蒸着（又はスノくフタ）し厚さ０．８μｍ程
度のｋｌ・８ｉＪｌ１３３を形成する。
子８ｉ）を蒸着（又はスノくフタ）し厚さ０．８μｍ程
度のｋｌ・８ｉＪｌ１３３を形成する。
（０） Ａｔ・８Ｉをホトエツチングし、その一部を除
去し第２２図に示すようにｐｔ−ｓｔ膜３９上にはＡＬ
ψ８ｉが重なって８ＢＤｔ極３３Ｂを構成し、８ＢＤｔ
槓以外の部分ではＡｔ・別のみの電極３ＢＡが形成され
る。この後、４７０℃、６０分でアロイ処理し、Ａｔ−
８ｉと基板、および８ＢＤのｐｔφ８ｉとＡＬ−８ｉと
の低抵抗接触を形成し電極及び配線が完成する。
去し第２２図に示すようにｐｔ−ｓｔ膜３９上にはＡＬ
ψ８ｉが重なって８ＢＤｔ極３３Ｂを構成し、８ＢＤｔ
槓以外の部分ではＡｔ・別のみの電極３ＢＡが形成され
る。この後、４７０℃、６０分でアロイ処理し、Ａｔ−
８ｉと基板、および８ＢＤのｐｔφ８ｉとＡＬ−８ｉと
の低抵抗接触を形成し電極及び配線が完成する。
第２３図はこのようにして製造され九バイポーラ・０Ｍ
Ｏ８素子の完成断面図である。
Ｏ８素子の完成断面図である。
第２４図は本発明の他の実施例によるバイポーラＣＭＯ
８ＩＣの断面図である。この実施例では上記第２３図に
含まれた８ＢＤ）ランジスタ、０Ｍ０８ＦＢＩＴの他に
Ｌａｔｅｒａｌ （横形）ｐｎｐ）ランジスタ及びガー
ドリンク付８ＢＤをつくりこんだ場合の例を示す。との
半導体装置の製造プロセスは実施例■で示した装置と共
通の構成部分については同じプロセスをとる。そして横
形ｐｍｉｐ）ランジスタのエミッタ３４．コレクタ３５
はｎｐｎトランジスタのベースと同時のｐ型拡散工程で
形成し、横形ｐｎｐトランジスタのベース３６はｎｐｎ
）ランジスタのエミッタと同時のｎ型拡散工程で形成す
る。この横形１）ｎ９）ランジスタの各領域に対してＡ
ｔ、Ｓｉを蒸着して１に極を形成する。又、８ＢＤのガ
ードリングル型層３７はｎｐｎトランジスタのベースと
同時工程で形成する。
８ＩＣの断面図である。この実施例では上記第２３図に
含まれた８ＢＤ）ランジスタ、０Ｍ０８ＦＢＩＴの他に
Ｌａｔｅｒａｌ （横形）ｐｎｐ）ランジスタ及びガー
ドリンク付８ＢＤをつくりこんだ場合の例を示す。との
半導体装置の製造プロセスは実施例■で示した装置と共
通の構成部分については同じプロセスをとる。そして横
形ｐｍｉｐ）ランジスタのエミッタ３４．コレクタ３５
はｎｐｎトランジスタのベースと同時のｐ型拡散工程で
形成し、横形ｐｎｐトランジスタのベース３６はｎｐｎ
）ランジスタのエミッタと同時のｎ型拡散工程で形成す
る。この横形１）ｎ９）ランジスタの各領域に対してＡ
ｔ、Ｓｉを蒸着して１に極を形成する。又、８ＢＤのガ
ードリングル型層３７はｎｐｎトランジスタのベースと
同時工程で形成する。
このガードリングとガードリングに囲まれた領域にｐｔ
ｄ３ｉと人か８ｉからなる８ＢＤ電極３３Ｂを形成する
。
ｄ３ｉと人か８ｉからなる８ＢＤ電極３３Ｂを形成する
。
以上本発明によってなされた発明を実施例にもとづいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々に変更
可能であることはいうまでもたい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々に変更
可能であることはいうまでもたい。
以上述べたように本発明によれば、順方向ｗ１圧降下が
低く、かつ浅いｐｎ接合の耐圧劣化が生じない半導体装
置を得ることができる。特に８ＢＤを含むバイポーラＣ
ＭＯＳゲートアレイに本発明を適用すれば８ＢＤのφ、
が小となり、回路の高速化高集積化を図ることができる
。
低く、かつ浅いｐｎ接合の耐圧劣化が生じない半導体装
置を得ることができる。特に８ＢＤを含むバイポーラＣ
ＭＯＳゲートアレイに本発明を適用すれば８ＢＤのφ、
が小となり、回路の高速化高集積化を図ることができる
。
本発明はＡｔを用いる８ＢＤと浅いｐｎ接合を有するす
べての半導体製品に適用できるものである。
べての半導体製品に適用できるものである。
第１図はｐｕｒｅ Ａｔ！袷を用いた８ＢＤ・トランジ
スタの例を示す断面図である。 第２図はＡｔΦ５ｉｌｌ極を用いたＳＢＤ・トランジス
タの例を示す断面図である。 第３図〜第６図は本発明の実施例■に対応する半導体装
置の製造プロセスの狭部を示す工程断面図である。 第７図はゲートアレイ配置を示すＩＣチップの平面図で
ある。 第８図〜第２３図は本発明の実施例■に対応する半導体
装置の製造プロセスを示す工程断面図である。 第２４図れ本発明の実施例■に対応する半導体装置の完
成時の断面図である。 ｌ・・・ｎ型８ｉ基体、２・・・ｐ型ベース層、３・・
・ｎ派エミッタ層、４・・・酸化膜、５Ａ・・・ｐｕｒ
ｅ ｋＬエミッタ電鞄、５ Ｂ・ｐｕｒｅ Ａｔ８ Ｂ
Ｄｔ極、６Ａ・・・Ａｔ１１Ｓｉエミツタを極、６Ｂ
・・・Ａｔ中Ｓ１・８ＢＤ電極、７・・・マスク材、８
・・・Ｐｔ膜、９・・・Ｐｔ・８ｉ膜、ＩＯＡ・・・Ａ
ｔ・Ｓｉエミッタ電極、ＩＯＢ・・・ＳＢＤ電極、１１
−ｐ−型Ｓｉ基板、１２ ・−・ｎ−型８ｉ層、１３・
・・ｎ 型埋込層、１４・・・酸化膜、１５・・・ｐ
型拡散層、ｌ ６ ・’・ｎ＋型型数散層１７・・・ｐ
ｔ 型ウェル、１８・・・酸化膜、１９・・・８１ｇＮ４［
、２０・・・フィルド酸化膜、２１・・・チャネルスト
ッパ、２２・・・低温酸化膜、２３・・・ｐｍ拡散層（
ペース）、２４・・・ゲート酸化膜、２５・・・ポリＳ
ｉゲート、２６・・・ＣＶＤ−８ｉＯ，膜、２７・・・
ｐ 型ソース・ドレイン、２８・”ＣＶＤ−８ｉｆｔ膜
、２９−ｎ＋＋ソース・ドレイン、３０・・・ｎ＋＋エ
ミッタ、３１・・・Ｐ２Ｏ，３２・・・マスク材（Ｓｉ
ｆｔ）、 ３ｆｈｔ・・８１・電極、３４・・・横形ト
ランジスタのエミッタ、３５・・・同コレクタ、３６・
・・同ベース、３７・・・８ＢＤのガードリング、３８
・・・Ｐｔ膜、３９・・・ｐｔ・Ｓｉ膜。 、、／７−、、、 代理人 弁理士 高 橋 明 夫！゛）第 １ 図 第 ２ 図 第 ３ 図 第 ５ 図 第 ６ 図 □Ａ＋
スタの例を示す断面図である。 第２図はＡｔΦ５ｉｌｌ極を用いたＳＢＤ・トランジス
タの例を示す断面図である。 第３図〜第６図は本発明の実施例■に対応する半導体装
置の製造プロセスの狭部を示す工程断面図である。 第７図はゲートアレイ配置を示すＩＣチップの平面図で
ある。 第８図〜第２３図は本発明の実施例■に対応する半導体
装置の製造プロセスを示す工程断面図である。 第２４図れ本発明の実施例■に対応する半導体装置の完
成時の断面図である。 ｌ・・・ｎ型８ｉ基体、２・・・ｐ型ベース層、３・・
・ｎ派エミッタ層、４・・・酸化膜、５Ａ・・・ｐｕｒ
ｅ ｋＬエミッタ電鞄、５ Ｂ・ｐｕｒｅ Ａｔ８ Ｂ
Ｄｔ極、６Ａ・・・Ａｔ１１Ｓｉエミツタを極、６Ｂ
・・・Ａｔ中Ｓ１・８ＢＤ電極、７・・・マスク材、８
・・・Ｐｔ膜、９・・・Ｐｔ・８ｉ膜、ＩＯＡ・・・Ａ
ｔ・Ｓｉエミッタ電極、ＩＯＢ・・・ＳＢＤ電極、１１
−ｐ−型Ｓｉ基板、１２ ・−・ｎ−型８ｉ層、１３・
・・ｎ 型埋込層、１４・・・酸化膜、１５・・・ｐ
型拡散層、ｌ ６ ・’・ｎ＋型型数散層１７・・・ｐ
ｔ 型ウェル、１８・・・酸化膜、１９・・・８１ｇＮ４［
、２０・・・フィルド酸化膜、２１・・・チャネルスト
ッパ、２２・・・低温酸化膜、２３・・・ｐｍ拡散層（
ペース）、２４・・・ゲート酸化膜、２５・・・ポリＳ
ｉゲート、２６・・・ＣＶＤ−８ｉＯ，膜、２７・・・
ｐ 型ソース・ドレイン、２８・”ＣＶＤ−８ｉｆｔ膜
、２９−ｎ＋＋ソース・ドレイン、３０・・・ｎ＋＋エ
ミッタ、３１・・・Ｐ２Ｏ，３２・・・マスク材（Ｓｉ
ｆｔ）、 ３ｆｈｔ・・８１・電極、３４・・・横形ト
ランジスタのエミッタ、３５・・・同コレクタ、３６・
・・同ベース、３７・・・８ＢＤのガードリング、３８
・・・Ｐｔ膜、３９・・・ｐｔ・Ｓｉ膜。 、、／７−、、、 代理人 弁理士 高 橋 明 夫！゛）第 １ 図 第 ２ 図 第 ３ 図 第 ５ 図 第 ６ 図 □Ａ＋
Claims (1)
- 【特許請求の範囲】 １、半導体基体主面の一部に低抵抗接触する第１の電極
と前記主面の他の一部にショットキー障壁を構成するよ
うに接触する第２のＩＥ極とを具備し、上記第１のｍｓ
は、第１の金属材料と上記半導体基体の材料との混合物
からなるとともに、上記第２の電極は、上記半導体基体
の材料と第２の金属との合金及びそのうえに形成された
上記第１の金属材料と上記半導体基体の材料との混合物
からなることを特徴とする半導体装置。 ２、半導体基体は８ｉからなり、上記第１の１＊はＡｔ
−８ｉからなり、上記第２の電極はＰｔ・Ｓ量とＡＡ＊
８ｉからなることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、半導体基体主面内の一部に形成されたＣＭＯ８論理
回路を構成する複数の第１半導体領斌とその第１半導体
領域に低抵抗接触する第１の電極と、前記主面内の他部
に形成されたバイポーラトランジスタ回路を構成する複
数の第２の半導体領域と、その第２の半導体領域の一部
にショットキー障壁を構成するように接触する第２の電
極とを具備する特許請求の範囲第１項又社第２項に記載
の半導体装置。 ４、半導体基体の主面に＄１導電型の第１の領域の少な
くとも一部が露出し、第１の領域の表面の一部に第２導
電型のｗｃ２の領域が形成され、この＄２の領域に低抵
抗接触する第１の電極と、上記第２の領域を除く上記主
面の少なくとも一部にショットキー障壁が形成されるよ
うに接触する第２の電極とを具備する半導体装置の製造
法であって、はじめに第２の電極を形成すべき半導体基
体表面のみを露出し良状態で全面に一つの金属材料を堆
積し、かつ熱処理することによシ上記第２の電極を形成
すべき半導体基体表面に上記一つの金属と半導体との合
金からなる合金層を形成し、上記一つの金属の不要部を
取り除いた稜、他の一つの金属材料と上記半導体基体の
材料との混合物からなる第１の１１極の電徒材料を全面
に堆積し、このｔ枠材料の不臓部を除去し熱処理するこ
とによシ第１の電極と第２の１１極とを形成することを
特徴とする半導体装置の製造法。 ５、半導体基体を構成する半導体は８ｉからなシ第１の
［９の電極材料はＡｔと８ｉの混合物からなるとともに
第２の電極の電極材料はｐｔとＳｌとの合金及びＡｔと
８ｉの混合物からなる特許請求の範囲第４項記載の半導
体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210940A JPS60103662A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210940A JPS60103662A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103662A true JPS60103662A (ja) | 1985-06-07 |
Family
ID=16597605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210940A Pending JPS60103662A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103662A (ja) |
-
1983
- 1983-11-11 JP JP58210940A patent/JPS60103662A/ja active Pending
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