JPS59232457A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分町〕 本発明は半導体装１ｉ′１′に係り、特に接合深さの極
めて浅い接合を有する半導体基体に低抵抗接触する電極
と、同じ半導体基体にショットキー障壁を形成して接触
する電極を具備する半導体集積回路装置（ＩＣ）に関す
る。

〔背景技術〕

従来よりショットキーダイオードをクランプダイオード
として用いるショットキＴ　Ｔ　Ｌｕ路が知られている
。電極と半導体基体との整流接触を利用するショットキ
ーダイオード（以下５１３Ｄと略称する）は順方向電圧
降下が低いほど回路スピードの劣化に対する余裕度が大
きく、または水子面積を小さくできる。この順方向特性
を決めるのは電極に用いる金属と半導体基体であるｎ型
Ｓｉ（シリコン）と仕事函数の差（すなわちバリャーノ
・イト、以下φ８と略す）であり、稲は小さいことが望
ましい。

ところで従来低電力ショットキＴＴＬに用いられる電極
金属としてはφ８の俄い（＋１’Ｂ　＝　０．６７　ｅ
Ｖ〜ｏ、７２ｅＶ）純Ａｌ（アルミニウム）が一般に用
いられる。第１図は同じ！】型Ｓｉ基板１の主面にバイ
ポーラｎｐｎ　トランジスタのエミッタｎ″゛型層３に
低抵抗接触（オーミック接触）ｆる電極４と。

Ｐ型代−ス層２に一部で接触するＳＢＤ電極５とを共存
させた従来例の断面構造を示している。同図におけるエ
ミッタｊｆ５３　Ｋ低抵抗接触する亀吻４及び５Ｉ３Ｄ
屯ａ！ｌ！　５に純Ａ２が用いら、れた場合、純Ａ、／
ＪとＳＩ法析板１の反応により浅いｐｎ接合の場合には
へ召がＳｉに拡散してｐｎ接合を１突き法（１）ること
による耐圧不良を生じゃ丁い。したがって純Ａ石巾、（
萌は０．８μｍ以上の接合深さにしか適用できない。

一方、近年、高集積化のためｐｎ接合深さが、例えばエ
ミッタ深さで０．４μｒｎのごと＜浅くなるため、これ
の対策として３ｉを数％含んだＡｐ。

いわゆるＡ、ｅ−８ｉが用いられているうこの場合ＡＡ
中に言まれるＳｌがＡ、６とＳｉとの反応を防ぐ。しか
しＡｐ・Ｓｉで形成されたＳＢＤのｔａａは丁住憫とＳ
ｉとの異聞に８１が析出するため見かけ上のφ８が０．
８ｅＶ以上となってしまうっこのように同じ金跣な用い
る場合、ＳＢＤ側でのφ８低下と浅いｐｎ接合の耐圧劣
化の防止な同時に満足させることは従来技術では困難で
あった。

〔発明の目的〕

本発明の目的とするところは、ＳＢＤのφ８が低くかつ
極浅い接合における、耐圧劣化を防止した、半導体装置
を提供することにある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば以下の通りである。

すなわち、Ｓｉ等の半導体基体の一生表面の一部に低抵
抗接触する第１の電極と前記主表面の他の一部にショッ
トキー障壁を構成するように接触する第２の電極とを具
備する半導体装置において、前記第１の電極及び前記第
２の電極は、５ｉ−Ｐｄ（シリコン・パラジウム）合金
和とその上にＡｌ（アルミニウム）が拡散しにくい第２
の金属であるＴｉ−Ｗ（チタン・タングステン）層を介
してｌを主成分とする第３の金属層を形成した、積層金
属層からなっているものである。

〔実施例１〕 第２図〜第８図は本発明の実施例である半導体装１ｔ４
−のＡｌ（又はＡ６−８ｉ　）／Ｔｉｗ／Ｐｄ２Ｓｉ　
電極部を形成するためのプロセスを示すものである。

以下各工程断面に従って説明する。

（ａ）　　例えば高抵抗ｎ型Ｓｉ基体１０表面に公知の
選択酸化技術により厚いフィールドＳ　ｒ　Ｏｔ　膜６
を形成し、そのうえにＣＶＤ（気相化学堆債）法等によ
る５ｉｎ２またはＰＳＧ（リンを含むＳｉ系ガラス）等
の絶縁１１１−”、　７を形成し、コンタクト部８を窓
開する（第２図）。

（ｂ）　　全面にＰｄ（パラジウム）を蒸着（又はスパ
ッタ）して１０００人厚のＰｄ膜９を形成する（第３図
）。

（ｃｌ　　２００〜３００℃で約１０分熱処即し次いで
王水により酸化膜上の未反応のＰｄをエッチ除去するこ
とによりｐｄとＳｉの接触部分に厚さ１５００ＡのＰｄ
２Ｓｉ台金層１０を得る（第４図）。

（ｄ）　　Ｐｄ２Ｓｉ表面に生じているＩ’ｄ酸化物を
フッ酸溶液にてエッチ又はスパッタエッチにて取除き全
面にｉ’ｉ（チタン）及びＷ（タングステン）をスパッ
タし厚さ１５００±５００にのＴ　ｉ　ｗ　１１休１１
を形成する（第５図）。

（ｅ）　　全面にＡｌ（アルミニウム）又はＡｌ−８ｉ
（Ｓｉ５％入りＡＩ）を蒸着又はスパッタして厚さ１μ
ｍ又はそれ以上のＡｌ（Ａｌ−８ｉ）膜１２を形成する
（第６図）。

（ｆ）　　ホトエツチング技術によりＡｌの必要部分な
のこしてバターニングし、次いでその下のＴｉｗをエッ
チ除去することにより、Ａｌ（又はＡｚ’！−８ｉ）／
Ｔｉｗ／Ｐｄ、Ｓｉ電極１３を完成する（第７図）。

第８図は一つの半導体基体の表面の一部に、接合深さの
浅いバイポーラトランジスタのエミッタに低抵抗接触す
る電極と同じ表面の他部にショットキー障壁を形成して
接触する電極とを前記（ａ）〜（ｆ）で述べたプロセス
によって形成した場合の実施例を断面図により示すもの
である。

同図において、１４はチップ基体（サブストレート）と
なる高比抵抗ｐ−型Ｓｉ基板、１５はｎ＋型埋込層、１
６は基板の上にエピタキシャル成長させたｎ型５ｉｌｌ
であってバイポーラｎｐｎトランジスタのコレクタ領域
となる。１７はこのｎ型Ｓｉ層界面を選択酸化したフィ
ールド５ｉｎ２膜、１８はＰＳＧＩＩ位である。１９は
フィールドＳｉＯ□膜とｐ型基板との間に］３　（ボロ
ン）イオン打込み、その後の拡散により設けた分離層（
アイソレージコン）である。２０は１１型層表面にＢイ
オン打込みし、その後熱拡散して形成（−７たｐ型層、
２１は高湿度Ａｓ（ヒ素）イオン打込みし、その後熱拡
散して形成したｎ型層でそれぞれｎｐｎｌ・ランジスタ
のベース領域、エミッタ領域となる。又２２はフィール
ド５ｉｎ２膜に［７ＪＩまれたｎ型層表面からｎ＋＋埋
込層１５に届くようにＡｓ又はＰ（リン）を高濃度イオ
ン打込み拡散したｎ＋型層でコレクタコンタクト部（取
出し部）となる。２３は上記エミッタ領域２１表面に低
抵抗接触するＡｌ／　Ｔ　ｉｗ　／　Ｐ　ｄ２Ｓ　ｉ電
極である。２４は上を己ベース領域とｎ型層表面にまた
がってＳｉとショットキ障壁をつくるように接触するＡ
ｌ／Ｔｉｗ／Ｐｄ２Ｓｉ電極である。２５はコレクタ・
コンタクト部に低抵抗接触する電極で、この電極も他の
電極と同じ＜Ａｌ／Ｔｉｗ／Ｐ４２Ｓｉにより構成する
。

なお、上記コレクタコンタクトとなるＮ＋領領域接触す
る電極はＡ７．又はＡ　１−８ｉのみによって形成して
もよい。前記実施例で述べたように浅い接合における、
耐圧不良防止と回路動作上ＳＢＤのφ８低下が特に問題
となるような具体的な例として、一般にゲートアレイと
呼ばれるセミカスタムＩＣがある。

「ゲートアレイ」は予め半導体基体内に７．Ｈ本セルを
構成する半導体拡散領域を縦４ｊＱの列（プレイ）とし
て複数個形成しておき、これらの拡散領域の「ゲート」
を配線により一部でつ１３「ぎ合わせ、他部ではつなぎ
合わせないことにより要求仕様にそった論理回路を形成
する方式をとる。

本願発明者においては、一つのチップ上で内部の論理回
路を低消費電力化できるＣＭＯ８回路で組み、外部ＴＴ
Ｉ、と接続に用いられるインターフェース回路（入出力
バッファ）をバイポーラトランジスタで組んで論理回路
の外側に配置してワンチップ化したＢ１−ＣＭＯＳゲー
トアレイ技術を開発した。

このような半２か体験的、において、入出力バッファ回
路にＳＢＤが用いられており、一方、ＣＭＯ８回路のソ
ース・ドレインとなる拡散領域のｐｎ接合の接合深さは
０４μＩｌｌ以下であり、バイポーラトランジスタのエ
ミッタの接合深さは１．０μｍ、ベース接合深さは］、
　８　ＩＩ　Ｉｌｌと接めて浅いｐｎ接合を有している
。

このようＩＫ半導体装１遅におけるゲートアレイの配置
を第９図に示ず。この実施例では半導体基体（チップ）
２６の中央部にｃＭｏｓ’からなるセル２７を多数配ｆ
、＋’ｉ’：　してＣＭＯＳアレイ２８を形成するとと
もに、ＣＭ、　ＯＳアレイの外部にＣＭＯＳアレイを取
り囲むようにバイポーラトランジスタ回路よりなる入出
力バッファセル２９が多数配置されている。また、チッ
プ周辺部にはポンディングパッド３０が多数配設されて
いる。

第１Ｏ図は第９図におけるＴ−Ｔｌに溺う縦断図であっ
てこの中にＣＭ　ＯＳアレイ２８の一部と人出力バツフ
ァセル２９の一部が含まれている。

既に第８図において説明した前記実施例のバイポーラト
ランジスタとショットキダイオードを一つの半導体基板
に形成した拾遺はこの第１０図の一部（Ｓ　ＢＤ−ｎｐ
ｎＴ　Ｒ３）に形成されており、これらの共通な構成部
分は同一の番号記号をもって指示されている。以下、Ｃ
ＭＯＳアレイの一部であるＣＭＯＳセル、すなわちｎチ
ャネルＭＯＳセルとｎチャネルＭＯＳセルとについて説
明する。

３１は一つのＣＭＯＳセルの形成されている島領域のエ
ビクキシャルｎ塑府であり、３２はエピタキシャル層の
一部ＫＢ（ボロン）をイオン打込ろし、その後熱拡散し
て形成したｐ型ウェルである。ｎ型層３１の表面にはソ
ース・ドレインとなるｐ＋型型数散層３３配置され、′
このソース・ドレイン間のＩＮ型層表面に絶縁膜を介し
てゲート電極３４が形成される。一方、ｐ型ウェル表面
の表面にはソース・ドレインとなるＨ＋ＪｔｌＪ＋散層
３５か配置され、このソース・ドレイン間のｌ）型ウェ
ル表面に絶ｎ膜を介してゲート電（へ３６が形成される
。

上記ｐ型ウェル及び１１型層表面のソース・ドレインと
なる拡散ＩＳ４のｌ）ｎ接合深さは前述したように０４
μｍ以下であり、これらのソース・ドレイｙＪｃ低抵抗
接鯉する電１４３７，３８には本発明によるＡｌ（又は
Ａｌ−８ｔ　）／Ｔｉｗ／Ｐｄ２Ｓｉ電極が使用される
。

一方、入出力バッファセルとなるバイポーラトランジス
タとショットキダイオードの共存する部分では前記実施
例で述べたように浅い接合深さをもつエミッタ電極２３
とショットキ障壁をつくる電極にＡＡ　（又はＡｌ−３
ｉ　）／Ｔｉｗ／Ｐｄ、Ｓｉ電極２４が設けられている
。

なお、同図には示されないが、Ｔｊ、極間を結んで回路
を４？？成する配糸１；１どしてはＡｉ又はｋｌ−８ｉ
）／　Ｔ　ｉ　Ｗからなる配＆’ｉ！や絶縁ゲートが低
比抵抗ポリＳ　ｉ　’Ｔ’　Ｍ、ｏで構成される場合は
それらの構成材料からなる配線がフィールド部の絶縁膜
（ＰＳＧ等）上に配設されている。

〔効果〕

（１）　　Ｐ（Ｉ　ｚ　Ｓ　ｉ合金のバリアハイドφ８
はＱ、’７　ｅＶであり、純Ａｌとほぼ同レベルである
。したがって、Ｐｃ５　Ｓ　ｉをＳｔどのコンタクトに
使用することによりＳＢＤ電極としての機能は損われる
ことはない。

（２）電倹形成の際Ｐｄ２Ｓｉ合金が基体中にはいり込
む深さく拡散される深さ）は蒸着したＰｄ膜厚の約（で
ある。たとえばＰｄ厚さを１００ＯＡとすればＰｄ２Ｓ
ｉ化することによりＶｉＬ極としてとりこまれる基体中
のＳｉの厚さは５００八程度であり、純ＡＩ！極を用い
た場合のように浅いｐｎ’ＪＩ合を合金層が突き抜ける
ことはない。

（３）　　Ｔｉｗはバリア（障壁）メタルとしての性質
を有しく　Ｔ　ｉは５ｉｎ２との接着性良好なことによ
り使用される）、Ａ７とＰｄ２ＳｉとのＩＩ、にＴｉｗ
を介在させることによりＡ／のＰｄ２Ｓｉ層への進入を
阻止し、したがってＡｌｌがＰｄ、ＳｉｊＭをとうして
Ｓｉ枯鉢体内進入し、Ｓｔ基体内の浅いｐｎ接合を突き
抜りることを防止できる。

（４）　　ＡＪ　−Ｓｉ　を枠のみを使用した場合５１
３Ｄではφ８が大きくなるがＡＡ！　（Ａｌ−８ｉ　）
／Ｔ　ｉｗ　／Ｐｄ２Ｓｉ構造とすることにより純ｉの
場合と同等のφ　をもつことができる。

（５）Ａｌ−８ｉπ）、欅のみで一般の電極を形成する
場合、Ａｌ−３ｉのバターニングの際不用部分をエッチ
除去した後に、ｋｌ−８ｉに含まれるＳｔが半導体基体
上の酸化膜上に残渣として残る。このＳｉの残渣をエッ
チ処理しブよければたら１゛、その際、ＭＯＳ　　ＦＥ
ＴのポリＳｉゲートとＡ、／配線のコンタクト部等のス
ルーホールが設計値よりも太き（なっていると、すなわ
ち下地の露出する「目あき」のある場合にこの部分から
エッチ液が進入し、ポリＳｉ配線をＦ、Ｊｉｉｔ９させ
るおそれがある。しかしＡ４−８ｉ／’ｌＩ’ｉｗ／ｐ
ｄ２ｓｉのように多層とすれば、バリカ一層であるＴｉ
ｗが基体主表面に存在し、マスクとして働くためＳｉ残
冶が酸化膜上に残らずエッチ処理が不要であり、上記問
題の発生を防止できる。

（６）上記（１）〜（５）より電極金属としてＡｌ（Ａ
ｌ−３ｉ　）／Ｔｉｗ／Ｐｄ２Ｓｉを用いることで、微
細化のためｐｎＦ’４合が極めて浅い構造であっても電
極金属の「突き抜け」現象を生じることなくかつ純ＡＩ
電極を使った場合と同等のバリアハイドをもつショット
キ接合が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実ｊＪｉｌｉ例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。

〔利用分野〕

本発明はｌ　（又はＡｓ１）を用いる５ＢＩ）と浅いｐ
ｎ接合を有するすべての半導体製品に適用できる。

【図面の簡単な説明】

第１図はこれまでの半導体装置の一つの例を示す断面図
である。第２図〜第７図は本発明による半導体装置の電
極部形成のためのプロセスを示す工程断面図である。 第８図は本発明の一実施例であるＳ　Ｂ　Ｉ）−ｎ　ｐ
　ｎトランジスタの断面図である。 第９図はゲートアレイ配置を示すＩＣチップの平面図で
ある。 第１０図＋−＋、第９図におけるｌ−１１１切断断面に
対応するＣＭＯＳアレイの一部と入出力バッファセルの
一部を含む断面図である。 １：Ｓｉ基板、２：ベースｐ型層、３：エミッタｎ型層
、４：低抵抗接触電極４．５：ＳＢＤ電極、６：フイー
ルドＳｉｎ、膜、７：絶縁膜（ＰＳＧ）、８：コンタク
ト部、９：ｐｄｌｌｌユ、１０：Ｐｄ、Ｓｉ合金膜、１
１：Ｔｉｗ膜、１２：Ａｌ（又はｋｌ−３ｉ）Ｉｆ！、
１３　：Ａｌ／　Ｔｉｗ／　ｐｄ２ｓｉｆｆｉ極、１４
：ｐ−型Ｓｉ基板（チップ）、１５：ｎ＋型埋込層、１
６：ｎ型Ｓ１層、１７：フィール）’５ｉ０２月９１．
１８：ＰＳＧ膜、１９ニアインレ一ジヨンｐ型層、２０
：ベースｐ型層、２１：エミッタ［１層型層、２２：ｎ
＋型コレクタコンタクト部、２３：エミッタと低抵抗接
触するＡｌ／Ｔｉｗ／ｐｄ２ｓｉ電極、２４　：　Ｓ　
Ｂ　ＤＡｌ／Ｔｉｗ／　ｐｄ、Ｓｉ　Ｎ極、２５：コレ
クタコンタクト部Ａｌ電極、２６：半導体基体、２７：
ＣＭＯＳセル、２８：ＣＭＯＳアレイ、２９：入出力バ
ッファセル、３０：ボンディングパッド、３１：ｎ型層
、３２：ｐ型ウェル、３３：ｐ＋型ソース・ドレイン、
３４：ゲート電極、３５：ｎ＋型ソース・ドレイン、３
６：ゲート電極、３７゜３８　：　ＡＩ／Ｔｉｗ／ｐｄ
２ＳｉＴ’、ｉ、怜。 第　　１　し１ 第　　８１＜Ｉ 第　２　図 第　　３　　図 ７−？ 第　　１１　　　図 第　　５　　図 第６図 ／／２ ０ 第　　７　１′Ａ ／　、／Ｌ） 第　　９　　図 Ｃ

Claims (1)

1. 【特許請求の範囲】 １　半導体基体の一生表面の一部に低抵抗接触する第１
   の電極と前記主表面の他の一部にショットキー障壁をＭ
   成するように接触する第２の１１宅極とを具備し、前記
   第１の電極及び前記第２の電極は半導体・パラジウム合
   金層とその上にアルミニウムが拡散しにくい第２の金属
   層を介在させて形成したアルミニウムを主成分とする第
   ３の金属層とからなることを特徴とする半導体装置。 ２　半導体基体（：ｌ、シリコンからなり、上記第２の
   金属層はチタン・タングステン合金属からなり、第３の
   金用層はアルミニウム層又はアルミニウム・シリコン層
   から／Ｉる特許請求の範囲第１項に記載の半シ体装直。