JPS60158659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60158659A JPS60158659A JP59014004A JP1400484A JPS60158659A JP S60158659 A JPS60158659 A JP S60158659A JP 59014004 A JP59014004 A JP 59014004A JP 1400484 A JP1400484 A JP 1400484A JP S60158659 A JPS60158659 A JP S60158659A
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- JP
- Japan
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- polycrystalline silicon
- oxide film
- diffused
- film
- forming
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型絶縁ゲート電界効果トランジスタ（０
ＭＯ８）等の半導体装置の製造方法に関する。
ＭＯ８）等の半導体装置の製造方法に関する。
第１図（ａ）〜第１図（ｄ）は、従来の０ＭＯ８製造工
程を説明するだめの断面図である。第１図（ａ）に示す
ように、たとえばＮ型半導体基板４上に、イオン打込法
などでＰウェル領域６を形成し、フィールド酸化膜２、
ゲート酸化膜５を形成した後、多結晶シリコンによるゲ
ート電極１を形成し、前記ゲート電極１をマスクとして
ソース・ドレイン領域を開孔する。５はＰウェル領域６
の周囲に設けられ、ＰＮ接合部の耐圧を維持するための
Ｐ 拡散領域である。しかる後、第１図（ｂ）に示すよ
うに、ＰＭＯ８を形成すべき領域を除いて酸化膜８を被
着した後Ｐ型不純物（たとえばボロン）を拡散して、Ｐ
＋ソース・ドレイン領域７を形成する。次に、第１図（
ｃ）に示すように、ＮＭＯ８を形成すべき領域を除いて
酸りヒ膜９を被着し、Ｎ型不純物（たとえばリン）を拡
散して、Ｎ＋ソース・ドレイン領域２５を形成し、次に
、第１図（ｄ）に示すように、化学蒸着によυ絶綱膜１
０をかぶせて、その上にアルミニウム配線パターン１１
を形成し、ＯＭＯＥ＋が完成される。この従来方法では
、前記Ｎ型不純物が領域５に拡散されないように、酸化
膜８のパターンと酸化膜９のパターンをオーバーラツプ
させているため、フィールド酸化膜２上に突起部１２が
できる。従って、アルミニウム配線パターン１１が、前
記突起部１２上で段切を生じやすくなるという欠点があ
った。
程を説明するだめの断面図である。第１図（ａ）に示す
ように、たとえばＮ型半導体基板４上に、イオン打込法
などでＰウェル領域６を形成し、フィールド酸化膜２、
ゲート酸化膜５を形成した後、多結晶シリコンによるゲ
ート電極１を形成し、前記ゲート電極１をマスクとして
ソース・ドレイン領域を開孔する。５はＰウェル領域６
の周囲に設けられ、ＰＮ接合部の耐圧を維持するための
Ｐ 拡散領域である。しかる後、第１図（ｂ）に示すよ
うに、ＰＭＯ８を形成すべき領域を除いて酸化膜８を被
着した後Ｐ型不純物（たとえばボロン）を拡散して、Ｐ
＋ソース・ドレイン領域７を形成する。次に、第１図（
ｃ）に示すように、ＮＭＯ８を形成すべき領域を除いて
酸りヒ膜９を被着し、Ｎ型不純物（たとえばリン）を拡
散して、Ｎ＋ソース・ドレイン領域２５を形成し、次に
、第１図（ｄ）に示すように、化学蒸着によυ絶綱膜１
０をかぶせて、その上にアルミニウム配線パターン１１
を形成し、ＯＭＯＥ＋が完成される。この従来方法では
、前記Ｎ型不純物が領域５に拡散されないように、酸化
膜８のパターンと酸化膜９のパターンをオーバーラツプ
させているため、フィールド酸化膜２上に突起部１２が
できる。従って、アルミニウム配線パターン１１が、前
記突起部１２上で段切を生じやすくなるという欠点があ
った。
本発明は、両チャンネ〃不純物を拡散する前に基板全面
を多結晶シリコンで薄く覆っておくことにより、フィー
ルド酸化膜を平坦にし、配線の段切れを防止すると同時
に、前記多結晶シリコンを酸化することにより、フィー
ルド絶縁膜の一部として利用することを目的とする。
を多結晶シリコンで薄く覆っておくことにより、フィー
ルド酸化膜を平坦にし、配線の段切れを防止すると同時
に、前記多結晶シリコンを酸化することにより、フィー
ルド絶縁膜の一部として利用することを目的とする。
以下、第２図（ａ）〜第２図（ｄ）を用いて本発明を説
明する。
明する。
第２図（ａ）は、第１図（ａ＞に示す０ＭＯ８基板の全
面を、多結晶シリコン薄膜１６で被覆した状態を示す断
面図である。多結晶シリコンによるゲート電極１３は、
あらかじめリンなどのＮ型不純物を不純物濃度１０宜０
〜１０！１ｃｒｎ−３程度の高濃度で熱拡散などの方法
で拡散しである。多結晶シリコン薄膜１３は、ＯｖＤ法
によりｓｏｏ 〜２０００Ｈの厚さに形成する。次に、
ＯｖＤ法によシボロンを拡散したシリコン酸化膜２０を
全面に形成した後、ＮＭＯ８形成領域上の前記酸化膜２
０をエツチング除去する（第２図（ｂ）参照）。次に、
ｃｖＤ法によりリンを拡散［またシリコン酸化膜２１を
全面に形成する。次に、拡散炉で９００〜１１００℃の
熱処理をすることにより、前記酸化膜２０及び酸化膜２
１中の不純物が多結晶シリコン薄膜１３を通してシリコ
ン基板中に拡散し、Ｎ型ンース・ドレイン領域２４及び
Ｐ型ソース・ドレイン領域２３を形成する（第２図（ｃ
）参照）。ＰＭＯ８のゲート電極１３には、前記ソース
・ドレイン形成時にＰ型不純物が拡散されるが、前記し
たように、あらかじめＮ型不純物を高濃度に拡散してお
り、Ｐ型不純物の濃度を１０１８〜１０” ｃｒｎ””
にすればゲート電極の導電型はＮ型に保たれる。しかる
後、弗酸を主成分とするエツチング液で酸化膜２ｏ及び
酸化膜２１を除去する。次に、拡散炉で酸素雰囲気中で
９００〜１１００’Ｃの熱処理をすることによシ、多結
晶シリコン薄膜１６を全面酸化膜２２にかえる（第２図
（ａ）参照）。さらに、コンタクトを開孔、アルミニウ
ムなどの配線パターンを形成してｃＭｏｓが完成する。
面を、多結晶シリコン薄膜１６で被覆した状態を示す断
面図である。多結晶シリコンによるゲート電極１３は、
あらかじめリンなどのＮ型不純物を不純物濃度１０宜０
〜１０！１ｃｒｎ−３程度の高濃度で熱拡散などの方法
で拡散しである。多結晶シリコン薄膜１３は、ＯｖＤ法
によりｓｏｏ 〜２０００Ｈの厚さに形成する。次に、
ＯｖＤ法によシボロンを拡散したシリコン酸化膜２０を
全面に形成した後、ＮＭＯ８形成領域上の前記酸化膜２
０をエツチング除去する（第２図（ｂ）参照）。次に、
ｃｖＤ法によりリンを拡散［またシリコン酸化膜２１を
全面に形成する。次に、拡散炉で９００〜１１００℃の
熱処理をすることにより、前記酸化膜２０及び酸化膜２
１中の不純物が多結晶シリコン薄膜１３を通してシリコ
ン基板中に拡散し、Ｎ型ンース・ドレイン領域２４及び
Ｐ型ソース・ドレイン領域２３を形成する（第２図（ｃ
）参照）。ＰＭＯ８のゲート電極１３には、前記ソース
・ドレイン形成時にＰ型不純物が拡散されるが、前記し
たように、あらかじめＮ型不純物を高濃度に拡散してお
り、Ｐ型不純物の濃度を１０１８〜１０” ｃｒｎ””
にすればゲート電極の導電型はＮ型に保たれる。しかる
後、弗酸を主成分とするエツチング液で酸化膜２ｏ及び
酸化膜２１を除去する。次に、拡散炉で酸素雰囲気中で
９００〜１１００’Ｃの熱処理をすることによシ、多結
晶シリコン薄膜１６を全面酸化膜２２にかえる（第２図
（ａ）参照）。さらに、コンタクトを開孔、アルミニウ
ムなどの配線パターンを形成してｃＭｏｓが完成する。
本発明の０ＭＯ８製造方法によれば、前記したようなフ
ィールド酸化膜上の突起を生じないため、配線段切不良
を生じず、ＩＣの歩留が向上する。
ィールド酸化膜上の突起を生じないため、配線段切不良
を生じず、ＩＣの歩留が向上する。
また、あらかじめ、ＰＭＯＳ及びＮＭＯＥＩのゲート部
に高濃度の一不鈍物を拡散することにより、ＣＭＯ８完
成徒完成−トを同極にすることができる。従来、Ｉ’Ｍ
ＯＳと１ＭＯ８のゲート電極の導電型が異なるため、Ｐ
ＭＯ８とＮＭＯＥＩのゲート電極間接点は金属層を介し
て行なっていたが、本発明では、直接接続できるため、
集積度向上、接点の信頼性向上が可能になる。壕だ、Ｐ
ＭＯ８と１ＭＯ８（７）７−ス・ドレイン拡散を同時に
行なえること、及び、多結晶シリコン膜の酸化により、
フィールド絶縁膜を厚くすることができるため、工程簡
素化に寄与する。
に高濃度の一不鈍物を拡散することにより、ＣＭＯ８完
成徒完成−トを同極にすることができる。従来、Ｉ’Ｍ
ＯＳと１ＭＯ８のゲート電極の導電型が異なるため、Ｐ
ＭＯ８とＮＭＯＥＩのゲート電極間接点は金属層を介し
て行なっていたが、本発明では、直接接続できるため、
集積度向上、接点の信頼性向上が可能になる。壕だ、Ｐ
ＭＯ８と１ＭＯ８（７）７−ス・ドレイン拡散を同時に
行なえること、及び、多結晶シリコン膜の酸化により、
フィールド絶縁膜を厚くすることができるため、工程簡
素化に寄与する。
第１図（ａ）〜（ｄ）は、従来の０ＭＯ８製造工程を説
明するための工程順の断面図、 第２図（ａ）〜（ｄ）は、本発明の０ＭＯ８製造工程を
説明するための工程順の断面図である。 １・・・ゲート電極 ２・・・フィールド酸化膜３・・
・ゲート酸化膜 ４・・・基 板５・・・ｒ拡散領域
６・・・Ｐウェル領域７・・・ｒソース・ドレイン領域 ８・・・酸化膜 ？・・・酸化膜 １０・・・絶縁膜 １１・・・配線パターン１２・・・
突起部 １３・・・ゲート電極１４・・・フィールド酸
化膜 １５・・・ゲート酸化膜 １６・・・多結晶シリコン薄膜 １７・・・某 板 １８・・・Ｐ＋拡散領域１９・・・
Ｐウェル領域 ２０・・・酸化膜２１・・・酸化膜 ２
２・・・酸化膜 ２６・・・Ｐ＋ソース・ドレイン領域 ２４・・・Ｎ＋ンース・ドレイン領域 ２５・・・Ｎ＋ソース・ドレイン領域 以上 出願人 セイコー電子工業株式会社 第１図 第２図
明するための工程順の断面図、 第２図（ａ）〜（ｄ）は、本発明の０ＭＯ８製造工程を
説明するための工程順の断面図である。 １・・・ゲート電極 ２・・・フィールド酸化膜３・・
・ゲート酸化膜 ４・・・基 板５・・・ｒ拡散領域
６・・・Ｐウェル領域７・・・ｒソース・ドレイン領域 ８・・・酸化膜 ？・・・酸化膜 １０・・・絶縁膜 １１・・・配線パターン１２・・・
突起部 １３・・・ゲート電極１４・・・フィールド酸
化膜 １５・・・ゲート酸化膜 １６・・・多結晶シリコン薄膜 １７・・・某 板 １８・・・Ｐ＋拡散領域１９・・・
Ｐウェル領域 ２０・・・酸化膜２１・・・酸化膜 ２
２・・・酸化膜 ２６・・・Ｐ＋ソース・ドレイン領域 ２４・・・Ｎ＋ンース・ドレイン領域 ２５・・・Ｎ＋ソース・ドレイン領域 以上 出願人 セイコー電子工業株式会社 第１図 第２図
Claims (1)
- （１）多結晶シリコンのセルファラインゲートにより同
一半導体基体に相異なる拡散層からなる素子を形成する
際に、前記多結晶シリコン全面に一不鈍物を高濃度拡散
した後、前記多結晶シリコンのゲー）１極及び相互配線
をエツチング形成した半導体基板全面に多結晶シリコン
薄膜を形成する工程と、拡散不純物を含む化学蒸着膜を
それぞれの所定素子領域に設ける工程と、前記多結晶シ
リコン薄膜を通して半導体基体中にソース・ドレインと
なる複数の不純物拡散層を同時に形成する工程と、前記
化学蒸着膜を全面剥離して、前記多結晶シリコン薄膜を
酸化した後、電極配線を形成する工程とから成る半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014004A JPS60158659A (ja) | 1984-01-27 | 1984-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014004A JPS60158659A (ja) | 1984-01-27 | 1984-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158659A true JPS60158659A (ja) | 1985-08-20 |
Family
ID=11849066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014004A Pending JPS60158659A (ja) | 1984-01-27 | 1984-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358867A (ja) * | 1986-08-29 | 1988-03-14 | Sony Corp | 半導体装置の製造方法 |
-
1984
- 1984-01-27 JP JP59014004A patent/JPS60158659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358867A (ja) * | 1986-08-29 | 1988-03-14 | Sony Corp | 半導体装置の製造方法 |
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