JPS60158658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60158658A JPS60158658A JP59014003A JP1400384A JPS60158658A JP S60158658 A JPS60158658 A JP S60158658A JP 59014003 A JP59014003 A JP 59014003A JP 1400384 A JP1400384 A JP 1400384A JP S60158658 A JPS60158658 A JP S60158658A
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- Japan
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- polycrystalline silicon
- film
- oxide film
- diffused
- whole surface
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート電界効果トランジスタ（ＣＭ
ＯＳ ）等の半導体装置−の製造方法に関する。
ＯＳ ）等の半導体装置−の製造方法に関する。
第１図（ａ）〜第１図（ｄ）は、従来の０Ｍ０日製造工
程を説明するための断面図である。第１図（ａ）に示す
ように、たとえばＮ型半導体基板４上に、イオン打込法
などでＰウェル領域６を形成し、フィールド酸化膜２、
ゲート酸化膜３を形成した後、多結晶シリコンによるゲ
ート電極１を形成し、前記ゲート電極１をマスクとして
ソース・ドレーン領域を開孔する。５．はＰウェル領域
６の周囲に設はラレ、ＰＮ接合部の耐圧を維持するため
のＰ＋拡散領域である。しかる後、第１図（ｂ）に示す
ようにＰＭ’Ｏ６を形成すべき領域を除いて酸化膜８を
被着した後Ｐ型不純物（たとえばボロン）を拡散しテＰ
”７−ス・ドレイン領域７を形成する。次に、第１図（
ｃ）に示すように、ＮＭＯ８を形成すべき領域を除いて
酸化Ｍ９を袖着し、Ｎ型不純物（たとえばリン）を拡散
してＮ＋ソース・ドレイン領域２５を形成し、次に、第
１図（ａ）Ｉｃ示すように、化学蒸着により絶縁膜１０
をかぶせて、その上にアルミニウム配線パターン１１を
形成し、０ＭＯ８が完成される。この従来方法では、前
記Ｎ型不純物が領域５に拡散されないように、酸化膜８
のパターンと酸化膜９のパター／をオーバーラツプさせ
ているため、フィールド酸化膜２上に突起部１２ができ
る。従って、アルミニウム配線パターン１１が、前記突
起部１２上で段切會生じやすくなるという欠点があった
。
程を説明するための断面図である。第１図（ａ）に示す
ように、たとえばＮ型半導体基板４上に、イオン打込法
などでＰウェル領域６を形成し、フィールド酸化膜２、
ゲート酸化膜３を形成した後、多結晶シリコンによるゲ
ート電極１を形成し、前記ゲート電極１をマスクとして
ソース・ドレーン領域を開孔する。５．はＰウェル領域
６の周囲に設はラレ、ＰＮ接合部の耐圧を維持するため
のＰ＋拡散領域である。しかる後、第１図（ｂ）に示す
ようにＰＭ’Ｏ６を形成すべき領域を除いて酸化膜８を
被着した後Ｐ型不純物（たとえばボロン）を拡散しテＰ
”７−ス・ドレイン領域７を形成する。次に、第１図（
ｃ）に示すように、ＮＭＯ８を形成すべき領域を除いて
酸化Ｍ９を袖着し、Ｎ型不純物（たとえばリン）を拡散
してＮ＋ソース・ドレイン領域２５を形成し、次に、第
１図（ａ）Ｉｃ示すように、化学蒸着により絶縁膜１０
をかぶせて、その上にアルミニウム配線パターン１１を
形成し、０ＭＯ８が完成される。この従来方法では、前
記Ｎ型不純物が領域５に拡散されないように、酸化膜８
のパターンと酸化膜９のパター／をオーバーラツプさせ
ているため、フィールド酸化膜２上に突起部１２ができ
る。従って、アルミニウム配線パターン１１が、前記突
起部１２上で段切會生じやすくなるという欠点があった
。
本発明は、両チャンネル不純物を拡散する前に基板全面
を多結晶シリコンで薄く覆っておくことにより、フィー
ルド酸化膜を平坦にし、配線の段切れを防止すると同時
に、前記多結晶シリコンをエツチングし配線の一部とし
て利用することを目的とする。
を多結晶シリコンで薄く覆っておくことにより、フィー
ルド酸化膜を平坦にし、配線の段切れを防止すると同時
に、前記多結晶シリコンをエツチングし配線の一部とし
て利用することを目的とする。
以下、第２図（ａ）〜第２図（ｅ） ＊用いて本発明を
説明する。第２図（ａ）Ｆｉ第１図（ａ）に示すＣ！Ｍ
Ｏ８基板の全面金、多結晶シリコン薄膜１６で被僚した
状態を示す断面図である。多結晶シリコン薄膜１３は、
ＣＶＤ法によ、す５００〜２０００＾の厚さに形成する
。次に、ＯＶ’Ｄ法によりボロンを拡散したシリコン酸
化膜２０を全面に形成した後、ＮＭＯ８形成領域上の前
記酸化膜２０をエツチング除去する（第２図（１，）参
照）。次に、ＣＶＤ法によりヒ素を拡散したシリコン酸
化ｗｉ２１１全面に形成する。次に、拡散炉で約９００
℃の熱処理をすることにより、前記酸化膜２０及び酸化
膜２１中の不純物が多結晶シリコン薄膜１３を通してシ
リコン基板中に拡散しＮ型ソース・ドレイン領域２４及
びＰ型ソース・ドレイン領域２３を形成する（第２図（
Ｑ）参照）。次に、弗酸を主成分とするエツチング液で
酸化膜２０及び酸化膜２１全除去する。この後、リンな
どのＮ型不純物を熱拡散などの方法で、不純物濃度１０
２０〜１０！Ｉｃｆｎ″３程度の高濃度に拡散する。（
第２図（ｄ）参照）ＰＭＯＢのゲート電極１５には、前
＠ピンース・ドレイン形成時にＰ型不純物が拡散される
が、Ｐ型不純物の濃度を１０１＠〜１０”ｃｒｎ−’に
すれば前記Ｎ型不純物拡散によジゲート電極の導電型を
Ｎ型に変えることができる。次に、多結晶シリコン薄膜
１６を例えばＯＦ、などのガスを用いるドライエツチン
グ法を用いてソース・ドレイン領域２５．２４（ｒＪ上
及び所要配線部のみ残すようにエツチングする（第２図
（θ）参照）。さらに、ＣＶＤ法などで絶縁膜を全面に
被着することによりフィールド絶縁膜厚を厚くシ、コン
タクトを開孔、アルミニウムなどの配線パターンを形成
して０ＭＯ８が完成する。
説明する。第２図（ａ）Ｆｉ第１図（ａ）に示すＣ！Ｍ
Ｏ８基板の全面金、多結晶シリコン薄膜１６で被僚した
状態を示す断面図である。多結晶シリコン薄膜１３は、
ＣＶＤ法によ、す５００〜２０００＾の厚さに形成する
。次に、ＯＶ’Ｄ法によりボロンを拡散したシリコン酸
化膜２０を全面に形成した後、ＮＭＯ８形成領域上の前
記酸化膜２０をエツチング除去する（第２図（１，）参
照）。次に、ＣＶＤ法によりヒ素を拡散したシリコン酸
化ｗｉ２１１全面に形成する。次に、拡散炉で約９００
℃の熱処理をすることにより、前記酸化膜２０及び酸化
膜２１中の不純物が多結晶シリコン薄膜１３を通してシ
リコン基板中に拡散しＮ型ソース・ドレイン領域２４及
びＰ型ソース・ドレイン領域２３を形成する（第２図（
Ｑ）参照）。次に、弗酸を主成分とするエツチング液で
酸化膜２０及び酸化膜２１全除去する。この後、リンな
どのＮ型不純物を熱拡散などの方法で、不純物濃度１０
２０〜１０！Ｉｃｆｎ″３程度の高濃度に拡散する。（
第２図（ｄ）参照）ＰＭＯＢのゲート電極１５には、前
＠ピンース・ドレイン形成時にＰ型不純物が拡散される
が、Ｐ型不純物の濃度を１０１＠〜１０”ｃｒｎ−’に
すれば前記Ｎ型不純物拡散によジゲート電極の導電型を
Ｎ型に変えることができる。次に、多結晶シリコン薄膜
１６を例えばＯＦ、などのガスを用いるドライエツチン
グ法を用いてソース・ドレイン領域２５．２４（ｒＪ上
及び所要配線部のみ残すようにエツチングする（第２図
（θ）参照）。さらに、ＣＶＤ法などで絶縁膜を全面に
被着することによりフィールド絶縁膜厚を厚くシ、コン
タクトを開孔、アルミニウムなどの配線パターンを形成
して０ＭＯ８が完成する。
本発明のＣＭＯＢ製造方法によれば、前記したようなフ
ィールド酸化膜上の突起を生じないため、配線段切不良
を生じず、Ｘａの卆留が向上する。
ィールド酸化膜上の突起を生じないため、配線段切不良
を生じず、Ｘａの卆留が向上する。
また、ＰＭＯ８及びＮＭＯ８のゲート部に高濃度の一不
鈍物を拡散することに工り、ａＭｏｅ完成稜完成−トを
同極にすることができる。従来、ＰＭＯＳとＮＭＯ８の
ゲート電極の導電型が異なるためＰＭＯ８とＮＭＯＥＩ
のゲート電極間接点は金属層を介して行なっていたが、
本発明では、直接接続できるため、集積度向上、接点の
信頼性向上が可能になる。
鈍物を拡散することに工り、ａＭｏｅ完成稜完成−トを
同極にすることができる。従来、ＰＭＯＳとＮＭＯ８の
ゲート電極の導電型が異なるためＰＭＯ８とＮＭＯＥＩ
のゲート電極間接点は金属層を介して行なっていたが、
本発明では、直接接続できるため、集積度向上、接点の
信頼性向上が可能になる。
また、素子の微細化がすすみ、Ｌ長が小さくなつた時生
じるリーク電流増大、ＶＴＲ低下などの問題（いわゆる
短チヤネル効果）を防止する方法としてソース・ドレイ
／の拡散深さを浅くすることが一般に行なわれているが
、この場合ソース・ドレインのシート抵抗が増大するた
め、ソース・ドレインと電極接合部でのコンタクト抵抗
の増大する、及び、電極がソース・ドレイン層をつきぬ
け、電極と基板がショートするという問題が発生した。
じるリーク電流増大、ＶＴＲ低下などの問題（いわゆる
短チヤネル効果）を防止する方法としてソース・ドレイ
／の拡散深さを浅くすることが一般に行なわれているが
、この場合ソース・ドレインのシート抵抗が増大するた
め、ソース・ドレインと電極接合部でのコンタクト抵抗
の増大する、及び、電極がソース・ドレイン層をつきぬ
け、電極と基板がショートするという問題が発生した。
本発明のＣＭＯＳ製造方法によれば、ソース・ドレイン
拡散層形成後の熱処理を約９００℃以下におさえること
によ、！７Ｎ＋ソース・ドレインの拡散深さ１（１２〜
０．４μｎＬ、Ｐ ソース・ドレインの拡散深さ全０．
５〜０．６μ乳にすることができるが、このようにソー
ス・ドレインを浅くした場合でも、ソース・ドレインは
、Ｎ＋不純物を拡散した多結晶シリコン層を介し、電極
とコンタクト全とっているため、シート抵抗の増大、電
極の突きぬけが防止できるという効果もある。
拡散層形成後の熱処理を約９００℃以下におさえること
によ、！７Ｎ＋ソース・ドレインの拡散深さ１（１２〜
０．４μｎＬ、Ｐ ソース・ドレインの拡散深さ全０．
５〜０．６μ乳にすることができるが、このようにソー
ス・ドレインを浅くした場合でも、ソース・ドレインは
、Ｎ＋不純物を拡散した多結晶シリコン層を介し、電極
とコンタクト全とっているため、シート抵抗の増大、電
極の突きぬけが防止できるという効果もある。
第１図（ａ）〜（ａ）Ｈ１従来の０ＭＯ８製造工程を説
明するための工程順の断面図。 第２図（ａ）〜（ｅ）は、本発明のＯ，ＭＯＥ！製造工
程を説明するための工程順の断面図である。 １・・・ゲート電極 ２・・・フィールド酸化膜 ３・
・・ゲート酸化膜 ４・・・基板 ５・・・Ｐ＋拡散領
域６・・・Ｐウェル領域 ７・・・Ｐ＋ソースｅ″・ゝ
ドレイン領域 ８・・・酸化膜 ９・・・酸化ＩＩＩ
１０・・・絶縁膜１１・・・配線パターン １２・・・
突起部 １３・・・ゲート電極 １４・・・フィールド
酸化膜 １５・・・ゲート酸化膜 １６・・・多結晶シ
リコン薄膜 １７・・・基板１８・・・Ｐ＋拡散領域
１９・・・Ｐウェル領域 ２０・・・酸化膜 ２１・・
・酸化膜 ２２・・・酸化膜 ２３・・・Ｐ＋ンースｅ
ドレイン領域 ２４−Ｎ ７−２・ドレイン領域 以 上 出願人 セイコー電子工業株式会社 第１図 第２図
明するための工程順の断面図。 第２図（ａ）〜（ｅ）は、本発明のＯ，ＭＯＥ！製造工
程を説明するための工程順の断面図である。 １・・・ゲート電極 ２・・・フィールド酸化膜 ３・
・・ゲート酸化膜 ４・・・基板 ５・・・Ｐ＋拡散領
域６・・・Ｐウェル領域 ７・・・Ｐ＋ソースｅ″・ゝ
ドレイン領域 ８・・・酸化膜 ９・・・酸化ＩＩＩ
１０・・・絶縁膜１１・・・配線パターン １２・・・
突起部 １３・・・ゲート電極 １４・・・フィールド
酸化膜 １５・・・ゲート酸化膜 １６・・・多結晶シ
リコン薄膜 １７・・・基板１８・・・Ｐ＋拡散領域
１９・・・Ｐウェル領域 ２０・・・酸化膜 ２１・・
・酸化膜 ２２・・・酸化膜 ２３・・・Ｐ＋ンースｅ
ドレイン領域 ２４−Ｎ ７−２・ドレイン領域 以 上 出願人 セイコー電子工業株式会社 第１図 第２図
Claims (1)
- （１） 多結晶シリコンのセルファラインゲートにより
同一半導体基体に相異なる拡散層からなる素子を形成す
る際に、前記多結晶シリコンのゲート電極及び相互配線
をエツチング形成した半導体基板全面に多結晶シリコン
薄膜を形成する工程と、拡散不純物を含む化学蒸着膜を
それぞれの所定素子領域に設ける工程と、前記多結晶シ
リコン薄膜を通して半導体基体中にソース・ドレイ／と
なる複数の不純物拡散層を同時に形成する工程と、前記
化学蒸着膜を全面剥離した後、前記多結晶シリコン膜全
面に一不鈍物を高濃度拡散した後、前記ンース・ドレー
ン上に、前記多結晶シリコン膜パターンをエツチング形
成し、電極配線を形成する工程とから成る半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014003A JPS60158658A (ja) | 1984-01-27 | 1984-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014003A JPS60158658A (ja) | 1984-01-27 | 1984-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158658A true JPS60158658A (ja) | 1985-08-20 |
Family
ID=11849035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014003A Pending JPS60158658A (ja) | 1984-01-27 | 1984-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158658A (ja) |
-
1984
- 1984-01-27 JP JP59014003A patent/JPS60158658A/ja active Pending
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