JPS5915189B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関するものであつて、
特に、ＭＩＯＳ型メモリートランジスタ・ｏ やＭＯＳ
−ＦＥＴ等のＩＣに適用するのに好適な方法を提供する
ものである。

ＭＯＳ型ＩＣにおいて、チャンネルストッパーを設ける
ことは信頼性、設計上非常に有利であるが、その最大の
欠点は集積度が低下することであ・５ る。

従つてチャンネルストッパーを設けても集積度が出来る
だけ低下しないようにすればよいが、この集積度低下の
原因としては、チャンネルストッパー領域のデツドスペ
ース（即ちチャンネルスト２０ツパーの占める面積）に
よるものと、このチャンネルストッパーの形成に際する
マスク合せに要求されるデツドスペース（即ちマスク合
せのズレを吸収するために余裕を持たせた面積）による
ものとが考えられる。

この場合、前者のデツドスペーフ５ スは仕方ないが、
後者のデツドスペースを無くすことが要求される。第１
図及び第２図にはＩＣの一部分が示されている。

Ｎ型半導体基板１にｐ＋型半導体領域２、３が形成され
ている場合に、これらの間にＮ＋型９０のチャンネルス
トッパー４を設けてチャンネルの発生を防止している。
半導体領域２、３は半導体基板１上のＳｉＯ２層５に設
けた開口部６、Ｔを通じて拡散形成され、またチャンネ
ルストッパー４もやはりー点鎖線で示した開口部８を通
じて拡散？５ 形成される。ところが、第２図に明示す
るように、所定の開口部を具備する５１０２層５を形成
するのに用いるフォトレジスト（マスク）は半導体領域
２，３を形成する場合とチヤンネルストツパ一４を形成
する場合とで別のものを用いる必要がある。この場合、
半導体領域２，３はマスクの開口から横方向にも長さ１
１ （例えば２μ程度）に亘つて拡散（サイドデイヒユ
ージヨン）し、またチヤンネルストツバ一４も長さ１，
（例えば１．５〜２．０μ）に亘つてサイドデイヒユー
ジヨンしてし◆１暑ニ：ごπ二；種′．′．′．口↓度
は必要である。

然もチヤンネルストツパ一４を形成するときのマスク合
せのズレが一般には２．５〜３．０μ生じ得るので、こ
のズレを吸収するためにも上記距離１，は余裕をもたせ
て５μ＋（２．５〜３）＝７．５〜８μとする必要があ
る。この結果、半導体領域２とチヤンネルストツパ一４
との距離が大きくなつて、集積度が低下する。然もマス
ク合せが面倒であると共に、開口部６．７及び８の形成
と半導体領域２，３及びチヤンネルストツパ一４の形成
とを交互に行う必要があるので、製造に手間がかかる。
本発明は上述の如き欠陥を是正すべく発明されたもので
あつて、不純物が拡散によつて導入され得る第１の不純
物導入部（例えばＳｉＯ２層に設けられた開口部）と前
記不純物が拡散によつては導入され得ないがイオン注入
によつては導入され得る第２の不純物導入部（例えば薄
いＳｉＯ，層）とを有する絶縁層（例えばＳｉＯ２層）
を半導体基板の表面に形成した後に、第１導電型の不純
物（例えばＰ型不純物であるＢ）を前記第１の不純物導
入部から前記半導体基板に拡散によつて導入する工程と
第２導電型の不純物（例えばＮ型不純物であるＰ）を前
記第１及び第２の不純物導入部から前記半導体基板にイ
オン注入によつて導入する工程とを連続的に行い、前記
第１の不純物導入部に対応させて第１導電型の第１の領
域（例えばソース及びドレイン領域）を形成すると共に
前記第２の不純物導入部に対応させて第２導電型の第２
の領域（例えばチヤンネルストツパ一）を形成する様に
構成した半導体装置の製造方法に係るものである。

この方法によつて、第１の半導体領域と第２の半導体領
域とをセルフアライン（自己整合）方式で形成し得て集
積度を上げることが出来、製造も簡略となる。次に本発
明の実施例を図面に付き述べる。

第３図〜第７図は本発明をＩＣ化された ＭＮＯＳ型メモリートランジスタに適用した第１の実施
例を示すものである。

まず第３Ａ図に示す如く、Ｐ型半導体基板１１上にエピ
タキシヤル成長させた表面不純物濃度１０１５個／詞程
度のＮ型半導体領域１９の表面に、所定の開口部２０，
２１をフオトプロセスにて設けたＳｉＯ，層１５を形成
する。

次いで第３Ｂ図に示す如く、開口部２０，２１を通じて
Ｐ型不純物（例えばＢ）を半導体基板１１に達するまで
拡散させ、これによつてメモリートランジスタとこれ以
外の素子とを分離するためのｐ＋型アイソレーシヨン領
域２２を形成する。このとき開口部２０，２１には薄い
ＳｉＯ２層が成長する。次いで第３Ｃ図に示す如く、Ｓ
ｉＯ２層１５の所定部分をフオトプロセスによつてエツ
チング除去してソース、ドレイン及びチヤンネルストツ
パ一用の開口部１６，１７，１８を同時に形成する。

従つてこれら開口部は共通のフオトレジストからなるマ
スクを用いて形成されるから、それらの位置精度は極め
て良好である。この場合、従来のようにチヤンネルスト
ツパ一用の開口部１７のために別個にマスク合せをする
必要がない。次いで第３Ｄ図に示す如く、表面を熱酸化
して開口部１６．１７．１８に厚さ１０００λ程度の薄
いＳｌＯ，層２３，２４，２５を夫々成長させる。

次いで第３Ｅ図に示す如く、ＳｉＯ２層２５を含むＳｉ
Ｏ２層１５表面に所定パターンのフオトレジスト２６を
塗布し、この開口部２７．２８を通じてＳｌＯ２層２３
，２４全体及びＳｉＯ２層１５の一部分をエツチング除
去し、これによつてソース及びドレイン用の元の開口部
１６．１７を復元させる。次いで第３Ｆ図に示す如く、
フオトレジスト２６を除去してから、Ｐ型不純物（例え
ばＢ）の雰囲気中で加熱することにより、開口部１６．
１７を通じてこの不純物を半導体領域１９に拡散させ、
これによつて不純物濃度１０１９個／Ｃｄ程度の高濃度
のｐ＋型ソース領域１２及びドレイン領域１３を深さ２
．５μ漏度に夫々形成する。

このとき、ＳｉＯ，層２５は拡散に対してマスク作用が
あるから、この直下の半導体領域には不純物がドーピン
グされることはない。次いでこの状態にて第３Ｇ図に示
す如く、Ｎ型不純物（例えばＰ）のイオンビーム２９を
直角方向から１００ＫｅＶ程度のエネルギーで打込む。

これによつて、薄いＳｉＯ２層２５を通じてこの直下に
半導体基板１１よりは濃度の高いＮ型不純物が注入され
、半導体領域１９表面に、不純物濃度１０１７〜１０１
８個／Ｃｒ！Ｉｆ）Ｎ＋型半導体領域であるチヤンネル
ストツパ一１４を浅く形成する。このチヤンネルストツ
パ一はイオン注入で形成されるから、ＳｉＯ２層２５に
対応してこれと同一形状になり、従つてその幅及び長さ
はＳｉＯ２層２５によつて正確に規制されている。な卦
上記Ｎ型不純物は開口部１６，１７を通じてソース領域
１２及びドレイン領域１３にも注入されるが、これら領
域に比して上記Ｎ型不純物の濃度（量）が低いために、
ソース領域１２及びドレイン領域１３に卦いては相殺（
コンベンセーシヨン）され、従つてこれら両領域は実質
的に影響を受けない。このようにするために、チヤンネ
ルストツパ一１４の不純物濃度はソース領域１２及びド
レイン領域１３の不純物濃度の１／１０程度にする必要
があるが、１／２以下であればよく、１／５以下である
のが好ましい。然もチヤンネルストツパ一１４の横方向
への拡散を出来るだけ抑えるためにもチヤンネルストツ
パ一１４の不純物濃度は低い方が望ましいＯ次いで第３
Ｈ図に示す如く、表面のＳｉＯ２層１５，２５を総て除
去してから、新たに厚さ１５０００Ｘ程度のＳｉＯ２層
３０を気相成長させ、そしてこのＳｉＯ２層に開口部３
１をフオトプロセスによつて形成する。

次いで第３１図に示す如く、表面を熱酸化して開口部３
１に厚さ１０００λ程度のゲート絶縁膜となるＳｉＯ，
層３２を成長させる。

そしてこのままでは、ソース領域１２とドレイン領域１
３との間の半導体領域１９に卦ける（メモリーしない１
１０′５レベルでの）メモリー部（後述）のＶＴＨがか
なり大きいので、次にＰ型不純物（例えばＢ）のイオン
ビーム３３を５０Ｋｅ程度のエネルギーで直角方向から
打込んでその部分の不純物濃度を少し相殺し、アニール
を行ない、これによつて表面不純物濃度３Ｘ１０１１個
／Ｃｒｌｉ程度のＰ一型半導体領域３４を形成する。こ
の結果ソース領域１２とドレイン領域１３との間のＴＨ
は−３．５程度となるが、これでもまだ高い。次いで第
３Ｊ図に示す如く、ＳｉＯ２層３２及び３０の表面に所
定パターンのフオトレジスト３５を塗布し、Ｐ型不純物
（例えばＢ）のイオンビーム３６を５０ＫｅＶ程度のエ
ネルギーで打込む。

これによつて、上記Ｐ型不純物はフオトレジスト３５の
開口部３７からこれを露出したＳｉＯ２層３２を通じて
半導体領域３４内に注入され、表面不純物濃度６×１０
１１個／Ｃｄ程度のＰ一型半導体領域３８が新たに形成
される。この半導体領域の存在によつてメモリー部の上
記ＶＴＨは更に低くなつて最終的に−１．０〜−１．５
へシフトすることになる。次いで第３Ｋ図に示す如く、
フオトレジスト３５をそのま＼残した状態でこの開口部
３７下のＳｉＯ２層３２をエツチング除去し、半導体領
域３８を露出させる開口部３９を形成する。

この場合、イオン注入時（第３Ｊ図）に用いたフオトレ
ジスト３５をそのま＼エツチングのマスクとして用いて
いるので、開口部３９は半導体領域３８と正確に一致し
ている。次いで第３Ｌ図に示す如く、フオトレジスト３
５を除去してから、表面を熱酸化して開口部３９に厚さ
２０Ｘ程度と極めて薄いＳｉＯ２層４０を成長させる。

このＳｌＯ２層はゲート絶縁膜のメモリー部として機能
し、上述の如く半導体領域３８と形状が正確に一致して
いる。な卦このメモリー部４０の両側にあつてソース領
域１２及びドレイン領域１３近傍の厚いＳｉＯ２層３２
は、ソース領域１２及びドレイン領域１３の耐…を高め
ると共にメモリーの繰返し使用に対してゲートを保護す
るためのゲート保護部として機能する。次いで第３Ｍ図
に示す如く、ＳｉＯ２層３０，５２，４０表面に８００
Ｘ程度のＳｉ３Ｎ４層４１を気相成長させ、更にこの表
面にフオトプロセスにて所定パターンに形成された厚さ
３０００Ｘ程度のＳｉＯ，層４２を設ける。次いでＨ２
ガス中で９００℃のアニールを行つてから、第３Ｎ図に
示す如く、上記ＳｉＯ２層４２の開口部４３，４４を通
じてこの直下のＳｉ３Ｎ，層４１及びＳｌＯ２層３２の
所定部分を夫々エツチング除去し、ソース及びドレイン
電極用の開口部４５．４６を形成する。

な卦この図に卦いては既にＳｉＯ，層４２は除去されて
いる。次いで第３０図に示す如く、開口部４５，４６を
通じてソース電極 ４７及びドレイン電極４８を取出し
、またゲート絶縁膜のＳｉ３Ｎ４層４１表面にゲート電
極４９を設ける。

これら電極は従来公知の如くＡｌ蒸着後に所定部分をエ
ツチング除去することにより形成出来る。また半導体基
板１１の裏面にもＡｕ−Ｎｉ−Ａｇからなる共通電極５
０を設ける。そして表面に電極保護のための所定パター
ンのＳｉＯ２層５１をフオトプロセスにより形成する。
以上製造方法を工程順に述べたが、製造されたメモリー
トランジスタの要部を第４図に拡大図示した。

またこのトランジスタは実際には第５図に示す如くＩＣ
に組込まれて使用され、アイソレーシヨン領域２２で分
離された右側の半導体領域１９にはメモリー読出し用の
ＭＯＳ−ＦＥＴが形成されている。即ちｐ＋型のソース
領域５２とドレイン領域５３とが設けられ、ソース領域
５２は電極４８によつてメモリー側のドレイン領域１３
に接続され、ドレイン領域５３にはドレイン電極５８が
、Ｓｉ３Ｎ４層４１表面にはゲート電極５９が夫々設け
られている。またアイソレーシヨン領域２２とソース領
域５２との間にはＮ＋型のチャンネルストツパ一５４が
形成されている。な卦このＭＯＳ−ＦＥＴの各半導体領
域は上述したメモリートランジスタの製造工程と同時に
上述と同様の方法によつて形成されたものであるから、
その説明は省略する。以上説明したように、本実施例に
よれば、ソース領域１２及びドレイン領域１３とチヤン
ネルストツパ一１４とを形成するための開口部１６，１
７，１８を共通のフオトレジストのマスクによつて形成
しているために、従来必要であつた２回のマスク合せを
省略出来、１回のマスク合せでセルフアラインされる。

従つてマスク合せのズレは全く生じることはないから、
従来のようにマスクの位置に余裕をもたせる必要がなく
、従つて集積度を上げることが出来る。然もチヤンネル
ストツパ一１４はイオン注入によつて形成しているから
、拡散法で形成するときのようなサイドデイヒユージヨ
ンは殆んど起こらず、従つて集積度を更に上げることが
出来る。これを第６図に付き詳述すると、ドレイン領域
１３形成時に卦いて長さ１１に亘るサイドデイヒユージ
ヨンは仕方ないとしても、チヤンネルストツパ一１４の
横方向への広がりは殆んどなく、然もマスク合せのズレ
を全く考慮する必要がないから、ソース領域１３とチヤ
ンネルストツパ一１４との距離１４は大巾に小さくなる
。

即ち、１４は耐圧をとるために必要な５μ程度であれば
よい。従つて、ソニス領域１３とチヤンネルストツパ一
１４との距離は、従来のものと比較して、（１３−２４
）＋１１＝｛（７．５〜８）−５｝＋（１．５〜２．０
）−４〜５μも小さくすることが出来る。そしてチヤン
ネルストツパ一１４とアイソレーシヨン領域２２との関
係も考慮すると、チヤンネルストツパ一１４の両側の領
域の長さは従来のものに比べて（４〜５）Ｘ２＝８〜１
０μも小さくなり、集積度が大巾に向上することが理解
されよう。また本実施例によれば、チヤンネルストツパ
一１４の形成には上述したようにマスク合せは１回でよ
いから、製造が極めて容易となる。またチヤンネルスト
ツパ一１４は低濃度のイオン注入によつて形成されるか
ら、この時点ではＳｉＯ２層１５をそのま＼用いてソー
ス領域１２及びドレイン領域１３を何ら覆う必要がない
。

つまり、不純物導入部を形成する工程と不純物を導入す
る工程とが完全に分離されるので、製造工程が非常に簡
略化され、このことによつても製造が極めて容易となる
。そしてこれら両領域の形成時にはＳｉＯ２層２５が拡
散に対するマスクとなるからそれらを選択的に形成出来
ると共に、この形成後にイオン注入によつてチヤンネル
ストツパ一１４を形成しているためにこのチヤンネルス
トツパ一がサイドデイヒユージヨンを起こす恐れがない
。この場合チヤンネルストツパ一１４が仮に高濃度であ
れば、横方向への広がりは無視出来なくなるが、本実施
例ではこのようなことはない。次に上述の如くにして製
造されたメモリートランジスタの特性に付き説明する。

このトランジスタによれば、メモリー部４０直下には低
濃度の半導体領域３４が形成されているために、１１０
１／レベルでのゲート保護部，３２のＶ，ｒＨが負に低
くなると共に、更に低濃度の半導体領域３８の存在によ
つて！！０′１レベルでのメモリー部４０のＶＴＨが負
に低くなつてゲート保護部３２のＶＴＨとほマ一致させ
ることが出来る。

即ち、第７図に示すように、一点鎖線で示される！！０
７／レベルでのメモリー部４０の当初のＶ．ｒＨがゲー
ト保護部３２のＶＴＨとほと一致して前述した如く一１
．０〜１．５となる。１１０１／レベルではこの１が示
されるが、一般に読出し電圧はこのＶＴＨの３倍程度に
設定されるので、ＶＴＨが低いことから読出し電圧も従
来のものに比べて負に低くすることが出来、パワーロス
が減少する。

そし／て読出し電圧が低くなれば、１１１１！レベルで
のメモリー部４０のＶＴＨは一点鎖線で示す従来の１よ
りも更に負に低く出来、！！０″レベルのＴＨとの差（
即ち電圧差）が小さくても読出し電圧を１１１／・レベ
ルのＶＴＨより十分離すことが出来る。従つて特にメモ
リーの減衰を考えるとＩＣの信頼性を向上させることが
出来る。また第３Ｊ図〜第３Ｌ図に示したようにフオト
レジスト３５をイオン注入及びエツチングに共通に用い
ているために、メモリー部４０と半導体領域３８とが正
確に一致したものとなり、ＶＴＩＩが設計通りになる。

即ち仮にその相対位置がずれた場合、それらが重なり合
わない部分、即ち半導体領域３８が存在しないメモリー
部４０のＶ．ｎｌが高くなり、このＶ，ｒＨの高いメモ
リーが直列に入つてしまうので好ましくない。次に本発
明をＩＣ化されたＭＯＳ−ＦＥＴに適用した第２の実施
例を第８図に付き述べる。

まず第８Ａ図に示す如く、Ｎ一型半導体基板７１に深さ
１０μ程度、不純物濃度１０１７〜１０１８個／Ｃｒｌ
ｌｆ）Ｐ一型半導体領域７９を拡散形成し、しかる後に
半導体基板７１の表面に厚さ１μ程度のＳｉＯ２層７５
を熱酸化又は気相成長により形成する。この図に卦いて
は、ＳｉＯ２層７５は厚さ１０００Ｘ程度と薄いＳｉＯ
２層８３．８４．８５，９３，９４．９５を夫々有して
いるが、これらを形成するには、上述したようにＳｉＯ
２層７５を形成した後、所定部分を共通のマスクを用い
て同時にエツチング除去し、この除去部分を熱酸化すれ
ばよい。この工程自体は前記第１の実施例で述べたと同
様であるから、図示省略した。それら除去部分は共通の
マスクにより形成されるから、ＳｌＯ２層８３，８４．
８５，９３．９４．９５が所定位置にセルフアラインさ
れる。しかる後にＳｌＯ２層８５，９３．９４を含むＳ
ｉＯ２層７５の表面に所定パターンのフオトレジスト８
６，９６を塗布する。

次いで第８Ｂ図に示す如く、フオトレジスト８６．９６
をマスクとしてＳｉＯ２層８３，８４、ＳｌＯ２層９５
及びＳｉＯ２層７５の一部分を夫々エツチング除去して
、ソース・ドレイン用の開口部７６，７７と、チヤンネ
ルストツパ一用の開口部７８とを夫々形成する。

次いで第８Ｃ図に示す如く、Ｎ型不純物（例えばＰ）の
雰囲気中で加熱することによりこの不純物を開口部７６
．７７及び７８を通じて半導体領域７９及び半導体基板
７１中に夫々拡散し、これによつて深さ２〜４μ、不純
物濃度１０２０個／Ｃｄ程度のＮ＋型ソース領域７２、
ドレイン領域７３、チヤンネルストツパー７４を夫々形
成する。

この際ＳｌＯ２層８５，９３，９４は拡散に対してマス
ク作用を有している。次いで第８Ｄ図に示す如く、Ｐ型
不純物（例えばＢ）のイオンビーム８９を直角方向から
打込み、これによつてＳｌＯ２層８５，９３，９４を通
じてこの直下にＰ型不純物を注入し、不純物濃度１０１
９個／Ｃｒｌｌ程度のＰ型チヤンネルストツパ一１０４
、ソース領域１０２、ドレイン領域１０３を夫々形成す
る。

この際のＰ型不純物の濃度は、ソース領域７２、ドレイ
ン領域７３、チヤンネルストツパー７４のそれよりも低
いために、開口部７６，７７．７８からそれらに注入さ
れても相殺されるから問題はない。次いで従来公知の方
法により、各電極の形成、ゲート絶縁膜の形成等を行え
ば、半導体基板７１の左側にＮ型チヤンネルのＭＯＳ−
ＦＥＴを、その右側にＰ型チヤンネルのＭＯＳ−ＦＥＴ
を夫々構成することが出来る。

このように本実施例によれば、ソース、ドレイン、チヤ
ンネルストツパ一を拡散又はイオン注入で形成するため
の開口部若しくは薄いＳｉＯ２層を共通のマスクを用い
てセルフアライン方式により形成するようにしているか
ら、前記第１の実施例と同様の優れた効果を得ることが
出来る。

然も同一基板内に逆導電型のＭＯＳ−ＦＥＴを同時に形
成し得るから、工程的に有利である。以上本発明を実施
例に基いて説明したが、本発明はこれら実施例に限定さ
れるものではなく、その技術的思想に基いて更に変形が
可能であることが理解されよう。

例えば、拡散による不純物導入をイオン注入による不純
物導入の後に行つてもよく、またソース ドレイン領域
を拡散法によることなくイオン注入法で形成してもよい
。後者の場合はサイドデイヒユージヨンが殆んど起こら
ないから、集積度を更に向上させることが出来る。な卦
上述したチヤンネルストツパ一は、ソース及びドレイン
領域を形成した半導体領域に所定の電位を供給するため
のコンタクト領域を兼ねてもよい。またメモリー部上の
絶縁膜としてＳｉ３Ｎ４以外にＡｌ２Ｏ３等を用いるこ
とが出来る。また上述の各半導体領域の導電型を逆にす
ることは勿論可能である。例えば第４図に卦いて、Ｎ型
チヤンネルのメモリートランジスタを考えた場合、メモ
リー部の直下にはより高濃度のＰ型不純物をイオン注入
するようにすれば１１０１′レベルに卦いて現われるゲ
ート保護部のＶＴＨにメモリー部の１をほと一致させる
ように正にシフトさせることが出来、これによつてこの
シフト分だけ１１１″レベルに卦けるメモリー部の１が
正に高くなるから、１１０″レベルのＶＴＨと１１「７
レベルのＶＴＨとの差、即ち？Ｓ：．′．↑二よ：．′
．′．；Ｔ；岬−３，ルフアラインで形成することがで
きるので、マスク合せのズレを考慮する必要が全くなく
、これら両領域間を小さくして集積度を上げることが出
来る。然もマスク合せを２回行なう必要がないと共に、
不純物導入部を形成する工程と不純物を導入する工程と
が完全に分離されるので、製造が簡略となる。

【図面の簡単な説明】

第１図及び第２図は従来例を示すものであつて、第１図
はチヤンネルストツパ一を具備するＭＯＳ型１Ｃの一部
分の平面図、第２図は第１図に卦ける一線断面図である
。

Claims (1)

【特許請求の範囲】
1. １ 不純物が拡散によつて導入され得る第１の不純物導
   入部と前記不純物が拡散によつては導入され得ないがイ
   オン注入によつては導入され得る第２の不純物導入部と
   を有する絶縁層を半導体基板の表面に形成した後に、第
   １導電型の不純物を前記第１の不純物導入部から前記半
   導体基板に拡散によつて導入する工程と第２導電型の不
   純物を前記第１及び第２の不純物導入部から前記半導体
   基板にイオン注入によつて導入する工程とを連続的に行
   い、前記第１の不純物導入部に対応させて第１導電型の
   第１の領域を形成すると共に前記第２の不純物導入部に
   対応させて第２導電型の第２の領域を形成する様に構成
   した半導体装置の製造方法。