CN104425609A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，具备第一导电型的半导体基板。第一导电型的第一半导体层设置于半导体基板的第一面上。第一导电型的第二半导体层设置于第一半导体层上。多个栅电极的一端位于第二半导体层，另一端位于第一半导体层，多个栅电极在第一方向上延伸。栅极绝缘膜设置于第一半导体层与栅电极之间。第一绝缘膜设置于第二半导体层与栅电极之间，比栅极绝缘膜厚。第一电极在互相邻接的栅电极间设置于比另一端浅的位置，与第一半导体层、第二半导体层以及第一绝缘膜相接。第二电极设置于半导体基板的与第一半导体层相反的一侧。

Description

半导体装置
相关申请
本申请享受以日本专利申请2013－188480号（申请日：2013年9月11日）为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
由于近年来的高效、节能的技术需求，要求MOSFET（Metal-OxideSemiconductor Field Effect Transistor）越来越小型化、低导通电阻化及高耐压化。为了满足这些需求中的低电阻化需求，广泛使用沟道密度高的沟槽型MOSFET。通常，在（常关型）沟槽型MOSFET中，基底层使用与源极层或漂移层（漏极层）相反导电型的半导体。通过对这种常关型沟槽型MOSFET施加栅极电压，使基底层的与栅电极对置的部位为反型状态，形成高浓度载流子区域（沟道层）。由此，实现低电阻元件。
另一方面，作为进一步的低电阻元件，有增强型（日语：蓄積モード）FET。增强型FET不具备上述的相反导电型的基底层，由低浓度的同一导电型半导体层形成基底层。即使栅极电压为0，增强型FET也能够通过基底层的耗尽化实现关断状态（常关型MOSFET的情况下）。另一方面，在导通状态下，通过施加栅极电压，该基底层中以增强型感应载流子，获得低电阻元件。一般而言，MOSFET中形成反型层并形成导电沟道的情况下，沟道内的载流子被封闭在基底层表面的极狭窄的区域。该区域成为与栅极氧化膜的界面，因此沟道载流子受到由在栅极氧化膜中或界面处存在的电荷引起的散射、以及由界面的不均匀性（界面粗糙）引起的散射。因此，沟道载流子迁移率比体迁移率（bulk mobility，日语：バルク移動度）低是众所周知的。然而，在增强型FET中，沟道载流子在基底层（低浓度漂移层）内的比较宽的区域中扩展而存在，因此不易受到界面的迁移率降低的影响。为此，增强型FET能够获得高迁移率的沟道层，其结果是，成为低电阻元件。此外，在增强型FET中，基底层的杂质浓度比通常的MOSFET的基底层中使用的杂质浓度低。为此，对于增强型FET而言，杂质散射的影响也变小，成为低电阻元件。
然而，上述增强型FET在耐压方面存在问题。在为N型增强型FET的情况下，通常，在沟槽底部由于碰撞电离（impact ionization）而产生的空穴被向源电极排出，但在上述增强型FET中，没有所谓的载流子排出用电极（P型触点），因此为了将所产生的大量的空穴排出而使基底－源极间电位稍微减少。此时，电子从源电极向基底方向大量流入。
由此，源极－漏极间的电流增加，成为与双极型动作类似的电流电压特性。其结果是，变得难以确保高耐压。这样，以往的增强型FET中，存在难以获得低电阻并且高耐压的元件的问题。
发明内容
本发明的实施方式提供耐压高的MISFET。
本实施方式的半导体装置具备第一导电型的半导体基板。第一导电型的第一半导体层设置于半导体基板的第一面上。第一导电型的第二半导体层设置于第一半导体层上。多个栅电极的一端位于第二半导体层，另一端位于第一半导体层，多个栅电极在第一方向上延伸。栅极绝缘膜设置于第一半导体层与栅电极之间。第一绝缘膜设置于第二半导体层与栅电极之间，比栅极绝缘膜厚。第一电极在互相邻接的栅电极间设置于比另一端浅的位置，与第一半导体层、第二半导体层以及第一绝缘膜相接。第二电极设置于半导体基板的与第一半导体层相反的一侧。
附图说明
图1是表示第一实施方式的沟槽型MISFET100的结构的一例的立体图。
图2是沿着图1的2－2线的剖视图。
图3是表示源电极80与源极层30之间的欧姆连接的能带图。
图4是表示源电极80与漂移层20之间的肖特基连接的能带图。
图5是表示第一实施方式的晶体管100的制造方法的一例的图。
图6是表示接着图5的晶体管100的制造方法的图。
图7是表示接着图6的晶体管100的制造方法的图。
图8是表示接着图7的晶体管100的制造方法的图。
图9是表示接着图8的晶体管100的制造方法的图。
图10是表示第二实施方式的沟槽型MISFET200的结构的一例的立体图。
图11是沿着图10的11－11线的剖视图。
图12是表示源电极80与载流子排出扩散层95之间的欧姆连接的能带图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。此外，本发明并不限定于实施方式。
在以下的实施方式中，半导体基板的上下方向为了方便而表示相对方向，存在与符合重力加速度的上下方向不同的情况。
（第一实施方式）
图1是表示第一实施方式的沟槽型MISFET100（以下，也简称为晶体管100）的结构的一例的立体图。图2是沿着图1的2－2线的剖视图。
晶体管100具备：n＋型的半导体基板10、n－型的作为第一半导体层的漂移层20、n＋型的作为第二半导体层的源极层30、栅极绝缘膜50、作为第一绝缘膜的侧壁绝缘膜55、栅电极60、源电极80以及漏电极90。
半导体基板10例如是硅基板，包含比较高浓度的n型杂质。
在半导体基板10之上，设置有n－漂移层20。n－漂移层20例如使用外延生长的硅结晶而形成。n－漂移层20具有比半导体基板10以及第二半导体层30的杂质浓度低的n型杂质浓度。
在n－漂移层20的与半导体基板10相反的一侧，设置有n＋源极层30。n＋源极层30例如使用外延生长的硅结晶而形成。n＋源极层30与半导体基板10同样地包含比较高浓度的n型杂质。
第一沟槽40设置为在方向D1上延伸，并设置为从源极层30的表面起到达漂移层20的中途的深度。多个第一沟槽40在相对于D1方向大致正交的第二方向D2上排列。沿着各第一沟槽40的内侧设置有栅极绝缘膜50。
多个栅电极60隔着栅极绝缘膜50分别设置于多个第一沟槽40内。因此，栅电极60沿着第一沟槽40在D1方向上延伸。栅电极60例如使用掺杂的多晶硅而形成。栅电极60以及第一沟槽40形成到漂移层20的某种程度深的位置为止。另一方面，栅电极60以及第一沟槽40未达到半导体基板10。在D2方向上互相邻接的多个栅电极60也可以在未图示的区域中互相连接。由此，多个栅电极60能够同时进行开启／截止控制。
在互相邻接的两个第一沟槽40间，设置有第二沟槽70。第二沟槽70设置为从源极层30的表面起到达漂移层20的深度。第二沟槽70为了埋入源电极80而形成，并比第一沟槽40浅。
沿着第二沟槽70的栅电极60侧的内侧，设置有侧壁绝缘膜55。侧壁绝缘膜55形成得比栅极绝缘膜50厚。侧壁绝缘膜55的一部分可以是栅极绝缘膜50。例如，如图2所示，侧壁绝缘膜55可以包括与栅极绝缘膜50同时形成的作为第一部分绝缘膜的绝缘膜55a、及附加地形成于绝缘膜55a的侧面的作为第二部分绝缘膜的绝缘膜55b。由此，侧壁绝缘膜55的宽度W55形成得比栅极绝缘膜50的宽度W50厚绝缘膜55b的量。并且，绝缘膜55a与栅极绝缘膜50为同一材料，但绝缘膜55b与栅极绝缘膜50分别形成。因此，绝缘膜55b可以使用介电常数比绝缘膜55a低的低电介体膜（所谓的，Low－k膜）而形成。
源电极80设置于源极层30以及盖（cap）绝缘膜57上，并且埋入到第二沟槽70内。源电极80隔着侧壁绝缘膜55设置于第二沟槽70内。源电极80例如使用Pt、W、Mo、Au、Al等金属形成。这些金属能够与n型杂质浓度高的n＋源极层30欧姆连接，并且能够与n型杂质浓度低的n－漂移层20肖特基连接。
此外，第二沟槽70设置于在D2方向上排列的邻接的第一沟槽40间的一部分。因此，多个第二沟槽70在D2方向上排列。
伴随于此，多个侧壁绝缘膜55设置于多个第二沟槽70的各个栅电极60侧的侧部。多个源电极80分别隔着多个侧壁绝缘膜55而充填于多个第二沟槽70内。
漏电极90设置于半导体基板10的与漂移层20相反的一侧。
在此，源电极80与源极层30欧姆连接，并且与漂移层20肖特基连接。图3是表示源电极80与源极层30之间的欧姆连接的能带图，图4是表示源电极80与漂移层20之间的肖特基连接的能带图。图3、图4的Ec、Ev、EF分别表示导带下端的能量、价带上端的能量、费米能级。根据图3可知，电子电流通过源极层30与源电极80的欧姆的接触而与元件外部形成导通路径。另一方面，对电子的肖特基接触相对于空穴是欧姆接触，所以根据图4可知，空穴电流在漂移层20与源电极80之间，通过肖特基接触（相对于空穴为欧姆接触）而形成导通路径。
在此，在考虑对晶体管100的源极－漏极间施加了耐压以下的电压的情况下，在漂移层20内虽然微弱但也会发生雪崩击穿，产生电子空穴对。通过使用本实施方式的构造，能够容易地使产生的空穴从源电极80排出，不会招致耐压降低。另一方面，电子与通常的动作同样，向漏电极90方向流动，不会成为问题。
源电极80为了与漂移层20肖特基连接，源电极80需要以贯通源极层30并达到漂移层20的方式埋入。在此情况下，源电极80与栅电极60的距离接近，因此栅极－源极间电容Cgs增大。电容Cgs增大时，栅电极60的充电花费较长时间。这导致晶体管100的开关速度的降低。
因此，在本实施方式中，使侧壁绝缘膜55形成得比栅极绝缘膜50厚。通过使侧壁绝缘膜55形成得较厚，侧壁绝缘膜55使源电极80从栅电极60较大地远离。由此，能够降低栅极－源极间电容Cgs，其结果是，能够抑制晶体管100的开关速度的降低。
进而，绝缘膜55a与栅极绝缘膜50是同一材料，但绝缘膜55b与栅极绝缘膜50单独形成。因此，绝缘膜55b可以使用低电介体膜（所谓的Low－k膜）形成。绝缘膜55b也可以是多孔Low－k膜。由此，能够进一步减小栅极－源极间电容Cgs。
如以上所述，本实施方式中，源电极80与源极层30欧姆连接，但与漂移层20肖特基连接。由此，源电极80作为载流子排出用的沟槽电极发挥作用。由此，能够容易地将在漂移层20内产生的空穴从漂移层20向源电极80排出，能够提高耐压。
进而，通过将侧壁绝缘膜55形成得较厚，由此使栅电极60与源电极80之间的绝缘膜的厚度比栅电极60与漂移层20或与源极层30之间的绝缘膜的厚度厚。由此，即使为了使漂移层20与源电极80肖特基连接而将源电极80埋入到第二沟槽70内，也能够抑制栅极－源极间电容Cgs的上升。其结果是，能够抑制晶体管100的开关速度的降低。此外，通过在侧壁绝缘膜55的一部分（绝缘膜55b）使用Low－k膜，能够进一步抑制电容Cgs的上升。此外，晶体管100作为对较大的电流进行开关的功率FET发挥作用。在功率FET中，开关速度与低导通电阻以及高耐压都为重要的特性。
在以上的实施方式中，对n型的沟槽型FET进行了说明，但关于P型的沟槽FET，也能够同样地应用上述实施方式。在为P型沟槽FET的情况下，源电极80通过例如使用Sn、In、Ti等形成，能够与p型漂移层20肖特基连接。此外，在为P型沟槽FET的情况下，在上述说明中，在产生的电子空穴对中，主要对空穴进行了论述，但也可以代替该空穴，对电子进行论述。
图5（A）～图9是表示第一实施方式的晶体管100的制造方法的一例的图。此外，图5（A）～图6（B）、图8（A）、图8（B）是剖视图，图7、图9是立体图。
首先，如图5（A）所示，在半导体基板10上使漂移层20以及源极层30外延生长。半导体基板10例如是具有约2×1019cm－3的浓度的砷的硅基板。半导体基板10的厚度例如是约150微米。漂移层20包含约1×1014cm－3～1×1016cm－3的浓度的磷，其厚度例如是约2微米。源极层30例如包含约2×1019cm－3的浓度的磷，其厚度例如是约0.5微米。
接下来，使用光刻技术以及RIE（Reactive Ion Etching，反应离子刻蚀）法，如图5（B）所示，形成第一沟槽40。第一沟槽40的深度例如是约1～2微米，第一沟槽40的D2方向的开口宽度W40例如是约0.5～1微米。
接下来，使用热氧化法，在第一沟槽40的内侧形成栅极绝缘膜50。
在此情况下，栅极绝缘膜50是硅氧化膜。栅极绝缘膜50的厚度例如是约50～70纳米。此时，在第一沟槽40的内侧的源极层30的部分上，形成有作为侧壁绝缘膜55的一部分的绝缘膜55a。
此外，栅极绝缘膜50（以及绝缘膜55a）可以使用硅氮化膜或其他的高电介体绝缘膜而形成。接下来，将栅电极60的材料沉积在第一沟槽40内。栅电极60的材料例如是P＋型的掺杂的多晶硅。接下来，使用CMP（Chemical Mechanical Polishing，化学机械抛光）法或CDE（Chemical Dry Etching，化学干法刻蚀）法对栅电极60的材料进行回蚀。由此，如图6（A）所示，栅电极60形成于第一沟槽40各自的内部。
接下来，使用CVD（Chemical Vapor Deposition，化学汽相淀积）法，沉积盖绝缘膜57。进而，使用CMP法或CDE法，蚀刻盖绝缘膜57以及栅极绝缘膜50，直到源极层30的上表面露出为止。由此，获得图6（B）所示的构造。
接下来，使用光刻技术以及RIE法，如图7所示，形成第二沟槽70。第二沟槽70的形成时，光致抗蚀剂（未图示）具有在与第一沟槽40交叉的方向（D2方向）上延伸的槽。使用该光致抗蚀剂作为掩模，通过RIE法选择性地对源极层30以及漂移层20的一部分进行蚀刻。由此，如图7所示，形成在D2方向上排列的多个第二沟槽70。第二沟槽70的深度是达到漂移层20的程度，只要是一定程度上比源极层30的厚度大即可。
以后的剖视图是沿着图7的2－2线的剖视图。
接下来，使用CVD法，如图8（A）所示，对侧壁绝缘膜55的一部分的绝缘膜55b的材料进行沉积。绝缘膜55b的材料例如是硅氧化膜，其厚度是约100纳米。此外，如上所述，侧壁绝缘膜55中的绝缘膜55a与栅极绝缘膜50的形成同时形成。因此，绝缘膜55a与栅极绝缘膜50是同一材料。另一方面，绝缘膜55b与栅极绝缘膜50独立地形成。因此，绝缘膜55b可以是低电介体膜（所谓的Low－k膜）。
接下来，使用RIE法，各向异性地对绝缘膜55b的材料进行蚀刻，直到源极层30的上表面露出为止。由此，源极层30上的绝缘膜55b的材料以及第二沟槽70的底面的绝缘膜55b的材料被除去。另一方面，如图8（B）以及图9所示，在第二沟槽70的内侧残留绝缘膜55b。图9是该阶段的构造的立体图。通过参照图8（B）以及图9，能够容易地理解侧壁绝缘膜55形成得比栅极绝缘膜50厚。
之后，在第二沟槽70内以及源极层30上沉积源电极80。源电极80例如使用钛或钨等金属形成。进而，在半导体基板10的与漂移层20相反的一侧形成漏电极90。由此，图1以及图2所示的晶体管100完成。
（第二实施方式）
图10是表示第二实施方式的沟槽型MISFET200（以下，也简称为晶体管200）的结构的一例的立体图。图11是沿着图10的11－11线的剖视图。晶体管200还具备p＋型的载流子排出扩散层95。晶体管200的其他的结构可以与晶体管100的对应的结构相同。
p＋型的载流子排出扩散层95设置于源电极80与漂移层20之间。p＋型载流子排出扩散层95与源电极80进行P型欧姆连接。即，源电极80不仅与源极层30欧姆连接，还与漂移层20欧姆连接。
图12是表示源电极80与载流子排出扩散层95之间的欧姆连接的能带图。图12的Ec、Ev、EF分别表示导带下端的能量、价带上端的能量、费米能级。根据图12可知，空穴电流在载流子排出扩散层95与源电极80之间通过欧姆接触而形成导通路径。
在此，在考虑对晶体管200的源极－漏极间施加耐压以下的电压的情况下，在漂移层20内虽然微弱但也会发生雪崩击穿，产生电子空穴对。通过使用本实施方式的构造，能够容易地将所产生的空穴从源电极80排出，不会招致耐压降低。另一方面，电子与通常的动作同样，向漏电极90方向流动，不会成为问题。
若在图7所示的第二沟槽70的形成后，使用离子注入技术，将B或BF2作为P型杂质导入到第二沟槽70的底部，则能够形成载流子排出扩散层95。晶体管200的制造方法的其他的工序可以与晶体管100的对应的工序相同。由此，能够制造晶体管200。
对本发明的几个实施方式进行了说明，但这些实施方式作为例子提示，意图不在于限定发明的范围。上述新的实施方式能够以其他各种方式实施，在不脱离发明的要旨的范围内，能够进行各种省略、替换、变更。上述实施方式及其变形包含于发明的范围、要旨，并且包含于权利要求书中记载的发明及其等价的范围中。

Claims (20)

1.一种半导体装置，具备：
第一导电型的半导体基板；
第一导电型的第一半导体层，设置于所述半导体基板上；
第一导电型的第二半导体层，设置于所述第一半导体层上；
多个栅电极，一端位于所述第二半导体层，另一端位于所述第一半导体层，在第一方向上延伸；
栅极绝缘膜，设置于所述第一半导体层与所述栅电极之间；
第一绝缘膜，设置于所述第二半导体层与所述栅电极之间，比所述栅极绝缘膜厚；
第一电极，在互相邻接的所述栅电极间设置于比所述另一端浅的位置，与所述第一半导体层、所述第二半导体层以及所述第一绝缘膜相接；以及
第二电极，设置于所述半导体基板的与所述第一半导体层相反的一侧。
2.如权利要求1所述的半导体装置，其特征在于，
所述第一绝缘膜包括：
与所述栅极绝缘膜相同厚度的第一部分绝缘膜；以及
附加于该第一部分绝缘膜的第二部分绝缘膜。
3.如权利要求1所述的半导体装置，其特征在于，
所述第一电极相对于所述第一半导体层进行肖特基连接。
4.如权利要求2所述的半导体装置，其特征在于，
所述第一电极相对于所述第一半导体层进行肖特基连接。
5.如权利要求1所述的半导体装置，其特征在于，
所述第一电极相对于所述第二半导体层进行欧姆连接。
6.如权利要求2所述的半导体装置，其特征在于，
所述第一电极相对于所述第二半导体层进行欧姆连接。
7.如权利要求3所述的半导体装置，其特征在于，
所述第一电极相对于所述第二半导体层进行欧姆连接。
8.如权利要求2所述的半导体装置，其特征在于，
所述第一部分绝缘膜使用与所述栅极绝缘膜相同的材料形成，
所述第二部分绝缘膜使用介电常数比所述栅极绝缘膜低的材料形成。
9.如权利要求1所述的半导体装置，其特征在于，
还具备第二导电型的扩散层，该第二导电型的扩散层设置于所述第一电极与所述第一半导体层之间。
10.如权利要求2所述的半导体装置，其特征在于，
还具备第二导电型的扩散层，该第二导电型的扩散层设置于所述第一电极与所述第一半导体层之间。
11.如权利要求3所述的半导体装置，其特征在于，
还具备第二导电型的扩散层，该第二导电型的扩散层设置于所述第一电极与所述第一半导体层之间。
12.如权利要求9所述的半导体装置，其特征在于，
所述第二导电型的扩散层与所述第一电极欧姆连接。
13.如权利要求1所述的半导体装置，其特征在于，
多个所述栅电极在与所述第一方向交叉的第二方向上排列，
多个所述第一绝缘膜设置于多个所述栅电极的侧部，
多个所述第一电极分别隔着多个所述第一绝缘膜而设置于多个所述栅电极的侧部。
14.如权利要求2所述的半导体装置，其特征在于，
多个所述栅电极在与所述第一方向交叉的第二方向上排列，
多个所述第一绝缘膜设置于多个所述栅电极的侧部，
多个所述第一电极分别隔着多个所述第一绝缘膜而设置于多个所述栅电极的侧部。
15.如权利要求3所述的半导体装置，其特征在于，
多个所述栅电极在与所述第一方向交叉的第二方向上排列，
多个所述第一绝缘膜设置于多个所述栅电极的侧部，
多个所述第一电极分别隔着多个所述第一绝缘膜而设置于多个所述栅电极的侧部。
16.如权利要求1所述的半导体装置，其特征在于，
所述栅电极与所述第一电极之间的绝缘膜的厚度，比所述栅电极与所述第一半导体层或所述栅电极与所述第二半导体层之间的绝缘膜的厚度厚。
17.一种半导体装置，具备：
第一导电型的半导体基板；
第一导电型的第一半导体层，设置于所述半导体基板上；
第一导电型的第二半导体层，设置于所述第一半导体层上；
栅极绝缘膜，从所述第二半导体层的表面起到到达所述第一半导体层的深度为止而设置，并设置于在第一方向延伸的多个第一沟槽的内侧；
多个栅电极，隔着所述栅极绝缘膜分别设置于所述多个第一沟槽内；
侧壁绝缘膜，设置于互相邻接的所述第一沟槽之间，并设置于从所述第二半导体层起到到达所述第一半导体层的深度为止而设置的第二沟槽的所述栅电极侧的内侧，比所述栅极绝缘膜厚；
第一电极，隔着所述侧壁绝缘膜设置于所述第二沟槽内；以及
第二电极，设置于所述半导体基板的与所述第一半导体层相反的一侧。
18.如权利要求17所述的半导体装置，其特征在于，
所述侧壁绝缘膜包括：
与所述栅极绝缘膜相同厚度的第一部分绝缘膜；以及
附加于该第一部分绝缘膜的第二部分绝缘膜。
19.如权利要求17所述的半导体装置，其特征在于，
所述第一电极相对于所述第一半导体层进行肖特基连接。
20.如权利要求17所述的半导体装置，其特征在于，
所述第一电极相对于所述第二半导体层进行欧姆连接。
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