CN110785855B - 横向鳍式静电感应晶体管 - Google Patents

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Abstract

提出了一种横向鳍式静电感应晶体管，该横向鳍式静电感应晶体管包括：半导电基片；源极和漏极区，它们从由半导电基片支撑的相同或变化厚度的可选缓冲层延伸；半导电沟道，该半导电沟道将晶体管的源极区电耦合到漏极区，半导电沟道的一部分是鳍并且具有被栅控结构覆盖的面，从而在半导电沟道内限定了栅控沟道，半导电沟道还包括漂移区，该漂移区将栅控沟道电耦合到晶体管的漏极区。

Description

横向鳍式静电感应晶体管
相关申请的交叉引用
本申请要求2017年6月14日提交的美国临时申请号62/519721的优先权和权益，此处以引证的方式将该申请并入。本申请要求2018年2月13日提交的美国编号15/896048的优先权和利益，此处以引证的方式将该申请并入。
关于政府赞助的研究的声明
无
【技术领域】
本文致力于半导体领域，具体致力于包括金刚石的晶体管。此处提出的技术适用于使用栅极结构来控制金刚石电子器件以及其他中的源极到沟道势垒的装置和系统。
【背景技术】
对非专利文献的引用
以引证的方式将以下参考文献并入：
【1】P.Richman，“Modulation of space-charge-limited current flow ininsulated-gate field-effect tetrodes,”，IEEE Transactions on Electron Devices，第16卷，第759-766页，1969年。
【2】B.Wilamowski，“The Punch-Through Transistor with MOS ControlledGate,”，physica status solidi(a)，第79卷，第631-637页，1983年。
【3】[3]J.Nishizawa，T.Terasaki以及J.Shibata，“Field-effect transistorversus analog transistor(static induction transistor),”IEEE Transactions onElectron Devices，第22卷，第185-197页，1975年。
【4】Xuejue Huang；Wen-Chin Lee；Kuo,C.等人，“Sub-50nm P-channel FinFET”(PDF)。IEEE Transactions on Electron Devices。48(5)：880-886。doi:10.1109/16.918235,2001年5月。
【5】Chenming Hu；Bokor，J.等人，“FinFET-a self-aligned double-gate MOSFETscalable to 20nm”。IEEE Transactions on Electron Devices。47(12)：2320-2325。doi:10.1109/16.887014，2000年12月。
【6】Wilson,D.；Hayhurst,R.；Oblea,A.；Parke,S.；Hackler,D。“Flexfet:Independently-Double-Gated SOI Transistor With Variable Vt and 0.5V OperationAchieving Near Ideal Subthreshold Slope”SOI Conference，2007 IEEEInternational，2015年4月3日存档。
由于金刚石材料的固有特性，基于金刚石的电子器件数十年来一直具有吸引力。凭借至少6MV/cm的击穿场、大于2000cm2/V/s的电子和空穴迁移率、以及大于20W/cm/K的热导率，金刚石晶体管将不断地显著提高固态射频(RF)电子器件的功率性能，这使诸如例如相控阵雷达系统、电动汽车以及电网的电子系统受益。金刚石技术启用的简化热管理以及尺寸、重量和功率(SWAP)改善，可以潜在地促进将金刚石电子器件应用于大功率固态RF系统以及诸如卫星/无人机的移动平台。
尽管金刚石具有显著的特性，但在其在电子工业中的发展方面，由于一些限制，金刚石在过去无法与其他宽带隙材料竞争。一个限制包括材料的可获得性，因为金刚石样品的平均尺寸通常较小。然而，微波等离子体化学气相沉积(CVD)生长技术的进步已导致可获得更大的金刚石样品。第二个限制包括缺乏用于金刚石的合适掺杂剂，虽然诸如硼的P型掺杂剂可容易地获得。然而，由于硼具有0.36eV的较高活化能，因此硼特别不适于某些应用。金刚石中的N型掺杂已经研究了数十年，没有很多明显的改进。在不克服这些挑战的情况下，金刚石电子器件可能永远不会成为主流技术。
考虑到这些限制并利用金刚石的显著特性，在一个实施方式中，此处提出的技术包括横向基于鳍的静态感应晶体管(SIT)，该SIT包括金刚石。SIT在数十年前提出，它们当前用于碳化硅(SiC)技术中。几乎所有这些技术都使用具有大装置面积的垂直结构。不幸的是，栅极与漏极之间的寄生电容限制在高频状态下的装置操作。使用横向SIT(诸如横向穿通晶体管)可以简化用于高频操作的寄生部件的设计。然而，当沟道包括宽带隙材料时，确保装置沟道与基片适当隔离是很大的挑战。大多数横向SIT使用硅技术来设计，其中，借助P-N结或借助绝缘体上硅(SOI)技术，良好的装置沟道隔离是可以的。在开发本技术时，考虑了横向装置中的高压下的沟道隔离的缺乏，并且认为通过引入具有额外缓冲层的基于鳍的沟道来将装置与半导电基片隔离，可以解决或在很大程度上减轻该问题。
【发明内容】
现在提出的技术包括使用在空间电荷限制状态下操作的多栅极结构的晶体管。多栅极结构的使用增加了电流泄漏路径距离，从而在不牺牲其电流传导能力的情况下增加了晶体管的击穿电压。
如这里使用的术语“鳍”限定了相对于晶体管的源极和/或漏极的对应横截面面积具有薄横截面面积的沟道。鳍可以沿着晶体管的源极与漏极之间的电流路径距离延伸。鳍的薄横截面面积可以沿着电流路径距离保持大体恒定，或者它可以在沿着电流路径距离的薄横截面面积的范围内变化。鳍可以是纳米线鳍。
在本文中，P型半导体是具有空穴作为多数电荷载流子的半导体。P型半导体可以是非本征半导体或本征半导体，并且如果是非本征半导体，则P型半导体掺杂有P型掺杂剂。P型掺杂剂是当添加到半导体中时增加其中的正电荷载流子(例如空穴)浓度的掺杂剂。
在本文中，N型半导体是具有电子作为多数电荷载流子的半导体。N型半导体可以是非本征半导体或本征半导体，并且如果是非本征半导体，则N型半导体掺杂有N型掺杂剂。N型掺杂剂是当添加到半导体中时增加其中的负电荷载流子(例如电子)浓度的掺杂剂。
在本文中，多栅极装置或多栅极场效应晶体管可以是将多于一个栅极并入到单个装置中的鳍式场效应晶体管(FinFet)。多个栅极可以由单个整体栅极结构控制(其中，多个栅极表面在电气上充当单个栅极)或者由独立的不同栅极结构控制。(该信息被认为注释平面双栅极晶体管是其中漏极、源极以及沟道夹在两个独立制造的栅极/栅极氧化物叠层之间的晶体管。FlexFet是一种平面的独立双栅极晶体管，具有用镶嵌工艺生产的金属顶栅MOSFET和植入的JFET(结栅场效应晶体管)底栅极，它们在栅极沟槽中自对准，都如上述参考文献【6】所述。)
在本文中，描述“本征”是指未掺杂的半导体。例如，“本征金刚石”是指未掺杂的金刚石。
在本文中，“夹断”电压是指晶体管截止时的栅极偏置电压阈值。电流“夹断”是指电流在“夹断”电压下切断的行为。
在本文中，“短栅控沟道”是指诸如源极与漏极之间的短沟道长度。可以对于不同的材料以及缓冲层的使用和不使用来调节栅极到漏极的间隔。
在本文中，“击穿电压”可以指漏极与源极之间的电压差，在该电压下，当栅极电压使得沟道“断开”时，装置开始借助漏极或源极泄漏电流。
在本文中，良好的欧姆触点是具有低欧姆接触电阻的欧姆触点。低欧姆接触电阻是小于10Ω*mm的欧姆接触电阻。
考虑到上述缺陷中的一个或多个，这里提出的实施方式提供了一种具有源极和漏极区的晶体管，该晶体管包括电耦合源极和漏极区的半导电沟道，半导电沟道的一部分包括鳍，鳍被栅极结构覆盖，以限定栅控沟道(gated channel)，半导电沟道还包括将栅控沟道耦合到漏极区的漂移区。
另一个实施方式提供了一种具有源极和漏极区的晶体管，该晶体管包括电耦合源极和漏极区的半导电沟道，半导电沟道的一部分包括多个(即至少两个)鳍，这些鳍被栅极结构覆盖，从而在半导电沟道内限定栅控沟道，半导电沟道还包括将栅控沟道耦合到漏极区的漂移区。
另外实施方式涉及一种具有鳍状沟道的基于金刚石的横向晶体管装置，该装置包括：栅控沟道和漂移区，栅控沟道位于鳍状沟道中靠近漂移区的位置，漂移区位于鳍状沟道中，其中，穿过漂移区的电流传输受到空间电荷的限制，漂移区决定了晶体管的装置击穿电压。
此处还公开了一种制造晶体管的方法，该方法包括以下步骤：在半导电沟道上形成重掺杂的P+金刚石区，以产生晶体管的源极和漏极区；在沟道上形成轻掺杂的P-区；在轻掺杂的P-区上进行干法蚀刻和/或使用电子束光刻形成鳍沟道；在鳍沟道上沉积栅极介电材料，以覆盖其表面；以及在栅极介电材料上形成栅极触点。
在第一方面中，本文中提出的晶体管及其制造方法具有鳍，鳍可以是半导电的，并且可以以与其涉及的半导电沟道的其他区域相同或相似的掺杂水平来掺杂。鳍可以被栅极结构完全或部分地包围。鳍可以具有多个表面或面。栅极结构可以覆盖鳍的一个或多个面或表面。鳍的面或表面可以包括耦合在晶体管的源极与漏极区之间的鳍的顶表面或顶面、侧表面或侧面、和/或底表面或底面。前述描述可以适用于包括多个鳍的晶体管。
在第二方面中，增加漂移区传导是引人关注的。增加漂移区传导可以包括：减小半导电沟道的漂移区长度(即栅极到漏极的分离距离)，以及增加漂移区沟道的厚度。漂移区的维数(即长度、宽度和/或厚度)可以确定装置的击穿电压。
在第三方面中，降低基片穿通效应是引人关注的。降低基片穿通效应可以包括：在源极/漏极区和上面放置晶体管的基片之间并入半导电缓冲层，以及增加缓冲层的尺寸和/或厚度。
在第四方面中，垂直SIT中固有的大寄生电容是引人关注的，并且经过处理来减小或克服。通过并入横向结构，可以以更大的自由度设计栅极到源极和栅极到漏极的寄生电容，从而启用更高的操作频率和更高的功率性能。在现有的横向SIT中，缺乏在高电压下“断开”传导沟道的有效方法，这导致更低的击穿电压和更低的操作功率。使用多栅极结构，可以通过将栅极缠绕在沟道的侧面周围来调节传导沟道。该多栅极设计使材料不确定的SIT成为可能，这对用于包括金刚石的材料系统中是理想的，因为金刚石系统经常缺乏良好的异质结和同质结来控制其中的泄漏。
在第五方面中，将被构造为使电流路径解耦的多栅极结构用于传导和泄漏是引人关注的。这有效地增加了装置的击穿电压，而不会降低沟道传导，这引起更高的功率性能。鳍结构的并入引入了用于漂移区中的空间电荷限制传输的更大横截面积，从而减小漂移区电阻。该结构可以启用高传导沟道。
【附图说明】
为了更好地理解此处提出的技术和方法，参考结合附图进行的以下描述，附图中，同样的附图标记表示同样的零件。附图不是等比例绘制。
图1A是非平面双栅极FinFET(鳍式场效应晶体管)的立体图。
图1B例示了根据此处提出的实施方式的晶体管的立体图。
图1C例示了沿着图1B的线1C-1C截取的截面图。
图1D例示了图1C所示的截面图的变体。
图1E和图1F例示了图1C所示的截面图的变体内的装置特性。
图2A至图2F例示了此处提出的技术的实施方式的用于三个维数上的模拟操作的空穴浓度的分布。
图2G例示了此处提出的技术的实施方式的、针对在不同栅极电压下的源极与漏极之间的电压差绘制的晶体管的模拟漏极电流的图形表示。
图2H例示了此处提出的实施方式的、对于在+6V至-10V范围内的栅极电压针对漏极电压绘制的模拟漏极电流的图形表示。
图2AA例示了图1C所示的截面图的变体。
图2BB与图2AA相同，除了注释了栅控沟道106、缓冲层310以及漂移区307。
图3A例示了沿着图1B的线3A-3A截取的截面图。
图3B例示了来自图3A所呈现的变体的变体。
图3C例示了来自图3A所示的变体的变体，并且与图3A的不同之处在于它呈现了三个栅控沟道而不是一个。
图3D例示了来自图3A所呈现的变体的变体。
图4A例示了沿着图1B的线4A-4A截取的截面图。
图4B例示了沿着图1B的线4A-4A截取的截面图，并且与图4A的不同之处在于它呈现了三个栅控沟道而不是一个。
图5A至图5D例示了根据此处提出的实施方式的用于制造晶体管的方法。
图6A和图6B例示了根据此处提出的实施方式的晶体管的扫描电子显微镜图像。
图6C例示了根据此处提出的实施方式的原型的、对于在+2V至-16V范围内的栅极电压针对漏极电压绘制的测量漏极电流的图形表示。
图6D例示了根据此处提出的实施方式的原型的、对于在+2V至-16V范围内的栅极电压针对漏极电压绘制的测量装置栅极电流的图形表示。
图7A至图7C呈现了变化的栅极电压和频率图。
图8A和图8B分别呈现了金刚石FinFet在室温和升高的温度下的转移特性，其中，对于在-16V至+2V范围内的栅极电压针对漏极电压绘制了漏极电流。
附录说明
附录A是主题技术的发明人目前未公布的文章。在此以引证的方式将该文章并入。在文章中的材料与此处的描述显出明显的差异的程度上，以文章中的陈述和介绍为准，因为文章中的材料是与这里提出的发明概念有关的最新信息。
【具体实施方式】
本技术涉及在空间电荷限制系统内操作的横向多栅极晶体管。该技术使用多栅极结构来控制源极到沟道势垒，以便控制电荷载流子到沟道中的注入，以在空间电荷限制系统中传输电流。多栅极结构的使用看起来增加了泄漏路径，从而增加了击穿电压，而不牺牲晶体管的电流传导能力。如将看到，本技术也可以与单栅极结构一起使用。
转到图1A，提供了现有技术的背景信息。如以上参考文献【4】和【5】所述，术语FinFET通常是指一种构建在图1A中看到的类型的基片上的非平面的双栅极晶体管，鳍在源极与漏极之间延伸。术语“FinFET”可以指多栅极以及单栅极结构。FinFET是传统MOSFET(金属氧化物场效应晶体管)的变体，其特征是在基片顶部存在薄硅“鳍”反型沟道，这允许栅极(至少)形成两个接触点：鳍的左右侧。鳍的长度(沿从源极到漏极的方向测量)决定了装置的有效沟道长度。环绕式栅极结构提供对沟道更好的电控制，由此有助于减小泄漏电流并克服其他短沟道效应。
多栅极晶体管的使用是被开发来产生越来越小的微处理器和存储单元的一种策略，通常被称为扩展摩尔(Moore)定律。硅数字电路通过以下方式来不断推进计算前沿：遵循摩尔定律来通过不停地缩放晶体管降低能耗和提高计算能力。
本技术的基本思想是，因为需要更高的击穿场来提高功率密度，所以至少需要一种使射频和功率电子器件提高功率性能的不同方法。在现在提出的技术测试了欧姆栅极介电工程。
在硅行业中开发来产生栅极环绕沟道的鳍或纳米线型结构的装置概念(诸如FinFET、无结FET以及单极纳米线FET)提供更好的沟道控制，特别是对于RF操作所需的短沟道装置。近来在H(氢)终止金刚石FET中报道了鳍状的几何形状，但是演示的装置需要H终止，并且不使用鳍作为有源装置沟道。相反，仅使用基于鳍的几何形状来增加传导表面积，从而增加装置电流。在本技术中，充分利用在金刚石中形成的有源鳍沟道，而无需H终止，这使得能够以更好的质量利用更厚的金刚石膜并维持亚微米级的单极传输的沟道控制。鳍几何形状提供了通过减小鳍沟道节距并增加鳍高度来增加电流密度的额外自由度，这启用用于RF和功率电子器件的高功率密度装置。现在讨论的装置与构建在鳍上的空穴累积金属氧化物半导体(MOS)结构一起操作来维持沟道传导的有效控制。
简而言之，现在提出的技术提供了具有空间电荷限制的电流输送的鳍几何形状。至少对于金刚石，这看起来是非常有利的组合。
转到图1B，示出了横向鳍式SIT的实施方式的立体图。图1B呈现了横向鳍式SIT的源极101、漏极102、沟道(包括鳍和漂移区)103、栅极结构104、介电层109、缓冲层310以及基片105。标记轴线x、y以及z，以供读者参考。给定这些轴线，术语“长度”是指沿图1B所例示的x轴测量的距离。类似地，术语“宽度”和“厚度”分别是指沿着y轴和z轴测量的距离。
沟道103和缓冲层310可以包括P型金刚石的轻掺杂区域，以使得能够控制沟道电导率。源极101和漏极102可以包括P型金刚石的重掺杂区域，以减小由耦合到源极101和漏极102的欧姆触点(未示出)引入的欧姆接触电阻。(接触电阻是电流可以跨金属半导体界面流动的容易的度量。)凭借源极101和漏极102区中的足够高的P型掺杂浓度，可以将该欧姆接触电阻减小到小于10Ωmm。源极101和漏极102可以包括P型金刚石的重掺杂区域，以启用高功率和高频操作。
重掺杂的P型金刚石可以包括掺杂有大于或等于1019cm-3的P型掺杂剂(例如硼)浓度的金刚石。轻掺杂的P型金刚石可以包括掺杂有范围在1015cm-3至1018cm-3之间的P型掺杂剂(例如硼)浓度的金刚石。单位“cm-3”是指每立方厘米的原子数(例如硼)。
如图1B中看到的，源极101、漏极102、沟道103、缓冲层310、介电层109以及栅极结构104布置在基片105的顶部。基片105优选地包括N型金刚石和/或本征金刚石，以减小穿过基片的基片电流泄漏。N型金刚石可包括掺杂有N型掺杂剂(例如磷、氮)的金刚石。基片105可以以任意合适的N型掺杂浓度来掺杂。
接着，图1C呈现了沿着图1B的线1C-1C的晶体管的截面图，源极101、漏极102、沟道103、介电层109以及栅极结构104被布置在基片105的顶部。图1C未标记沟道103，但应当理解，沟道103包括图1C所示的栅控沟道106和漂移区307。典型的Finfet没有漂移区。漂移区对于宽带隙材料和硅是有用的。漂移区的宽度独立于沟道宽度。
现在转到图1D，由合适的图例识别装置的几何形状和相关维数。图1D是图1C所示的横截面的变体。介电层109被示出覆盖比图1C所示的、源极101的更大表面积，但覆盖源极101的介电层109的数量不是关键的。栅控沟道106是由上述轻掺杂P型金刚石区域形成的鳍状结构。(栅极结构104可以是在栅控沟道106的至少一个、两个或三个表面上(栅控沟道106的顶部和两个相对侧)上形成的多栅极结构或单栅极结构。栅极结构应以促进夹断栅控沟道中的电流所需要的任何方式形成在该沟道上，如果期望。)源极101和漏极102区优选由重掺杂的P型金刚石(在图1B中示出为P+)组成，以降低欧姆接触电阻。栅控沟道106与漏极102分开间隙距离Lgd。
栅控沟道106的长度Lg被定义为栅极结构104下方的沟道长度。重掺杂的源极101和漏极102区由缓冲层310与基片105分开。当装置“关闭”时，该缓冲层310提供额外的电压阻挡，因此增加装置的击穿电压。对于不需要高击穿电压的某些应用，可以省略缓冲层310。仅作为一个示例，缓冲层310的厚度可以变化，在漏极102下比在源极101下更厚。缓冲层310与沟道长度之间存在相互关系。通常，为了获得更高的性能(更大的速度)，期望较短的沟道长度。但是随着沟道长度越来越短，漏极与源极之间的电场增加。如果沟道极短，则将存在电流泄漏。于是需要缓冲层来防止这种电流泄漏。如果沟道长度较大，则性能(速度)将降低，但泄漏和对缓冲层或显著厚度的缓冲层的需要也将降低。因此，缓冲层使得能够在不改变沟道长度的情况下调整装置。高速装置是达到或超过千兆赫范围的任何装置。
常规半导体装置需要合理的掺杂密度来在其欧姆传导区处操作。然而，金刚石中最常见的P型掺杂剂是硼，硼具有0.36eV的较高活化能，这即使在相当高的掺杂水平下，也导致高电阻/低传导。为了增加传导，需要更高的掺杂密度，但这可能降低电荷载流子迁移率并降低装置的击穿电压。
为了实现具有1)高装置“导通”电流和2)高装置“截止”击穿电压的较高功率的晶体管装置，可以调节装置的设计和操作。代替依赖于其在低电场下的欧姆传输行为，可以使用并且可能利用空间电荷限制的传输。当用足够高的电场偏置装置栅极104时，其传导由电荷载流子的源极决定，这使得限制了晶体管载流子注入。如果足够数量的电荷载流子能够克服源极101/沟道103势垒，则沟道103的传导最终受到流过漂移区307的空间电荷的限制。在这种情况下，晶体管由空间电荷限制电流(SCLC)状态模型来描述。在至少一个实施方式中，这里公开的晶体管装置可以在空间电荷限制状态下操作。
理解，图1D定义了跨晶体管的长度和电压差。在解释随后的公式时，该图重要。从该图，读者可以看到栅极介电层109和漂移区307，Lg和Lgd，它们分别是栅控沟道106的长度以及栅极到漏极分离距离(即漂移区307的长度)。还呈现了电压差Vdi和Vds。电压差Vdi跨栅控沟道106来测量。电压差Vds跨栅控沟道106和漂移区域307来测量。栅控沟道106长度Lg沿着从晶体管的源极101到漏极区102延伸的轴线测量。
现在看图1E和图1F，这些图还例示了图1C中所示的截面图的变体，并用图例标记，这些图例示出装置“打开”(图1E)和装置“关闭”(图1F)。图1E例示了当装置“打开”时的空穴332的浓度和电流的方向(由指向漏极102的电流指出)，并且图1F例示了当装置“关闭”时的耗尽区334和借助基片的电流泄漏，该泄漏由附箭头的线示出，该线333从源极101去往漏极102下方的区域。通过使用缓冲层310，可以跨箭头333如图1F中的X指示的阻止泄漏。虽然在这些图中，栅极结构104与源极101重叠，但是不需要这种重叠。对于高频RF装置尤其如此。在这些装置中，应消除重叠并用如图3B所绘制的、稍后讨论的较小的间隙代替。
当晶体管处于相对于接地源极101的负栅极偏置电压之下时，栅控沟道106填充有正电荷载流子或空穴。在相对于接地源极101的负栅极偏置电压的情况下，提升栅控沟道106的金刚石价带，使得空穴形成源自源极101的累积层，该层延伸穿过在以下段落中描述的图2A至图2F中最佳看到的鳍沟道107。
对于具有短栅控沟道106的装置，装置电流密度基本上由空穴浓度和空穴饱和速度确定。总沟道电流可以通过对如串联耦合的晶体管的两个部分(栅控沟道106和漂移区307)建模来确定。栅控沟道区106可以建模为正常累积MOSFET，如下所示：
漂移区307可以建模为空间电荷限制传输：
前文提出了方程(1)和方程(2)中的一些变量，然而，现在为了清楚起见，在方程(1)和方程(2中)，Vdi是跨栅控沟道106的电压差。Vds是分别跨栅控沟道106和漂移区307的电压差；tdrift是漂移区307的厚度，Lg和Lgd分别是栅控沟道106的长度和栅极到漏极分离距离(即漂移区307的长度)；εs是沟道(例如金刚石)的介电常数；vs是例如金刚石中的电荷载流子(例如空穴)的饱和速度；μh是栅极结构104下的有效沟道迁移率，并且Vt是装置的阈值电压。漂移区传输是批量建模的。因此，可以将整体迁移率用于μh，但整体迁移率通常高于有效沟道迁移率。只要漂移区307可以支持足够的传导，由漂移区307引入的串联电阻就远小于由栅极沟道区106引入的电阻。因此，在由方程(1)详细说明的模型下，装置传导由栅极沟道区106的传导决定。
如果栅极结构104的电压被正偏置，则引起沟道耗尽区。在增加的栅极电压下，沟道耗尽区可能被加宽，使得栅控沟道106被夹断。在这种情况下，晶体管装置“截止”，并且其击穿电压可能主要由栅极到漏极分离距离Lgd决定，该距离也可以是漂移区307的长度。预期金刚石中的击穿场是10MV/cm。因此，在Lgd为大约100nm的情况下，晶体管可以支持100V的击穿电压。该高击穿场允许使用短得多的Lgd，这对于支持穿过晶体管的漂移区307的足够传导是至关重要的。耗尽区的宽度借助以下方程由栅极结构104的成分(例如金属和/或传导材料的类型)、栅极介电层109以及沟道103的硼掺杂浓度确定：
其中，Vg是栅极104的偏置电压，Vfb是由栅极104的成分(金属)和金刚石功函数确定的平带电压，q是单电子电荷，Na是沟道103中的受主浓度，εs是金刚石的介电常数，Cox是氧化物电容，并且Wdep是耗尽区的宽度。方程(3)右手边的第二项表示跨耗尽区的电势降，并且方程(3)右手边的第三项表示跨栅极介电层的电势降。通常，增加沟道103的掺杂浓度增大生成相同的耗尽区宽度所需的栅极104偏置电压。为了在零栅极偏置电压下夹断栅控沟道106，耗尽区的宽度需要大于半导电鳍沟道107宽度的一半。在铝栅极结构104和金刚石中的5x1016 cm-3的硼掺杂浓度的情况下，平带电压Vfb分别使用金刚石和铝的1.3eV和4.08eV电子亲和势计算为-2.4V。使用45nm的二氧化硅(SiO2)层作为介电层109(或栅极电介质)，在零栅极偏置电压下，耗尽区宽度被计算为约55nm。因此，装置在至少一个实施方式中可以被设计为具有100nm宽的鳍来确保在零栅极偏置电压下的电流夹断，但在其他实施方式中，鳍沟道107的宽度可以小于500nm。
现在转到图2A至图2F并简要查阅这些图的结构，图2A是金刚石FinFET的示意图，示出了源极101、漏极102、栅控沟道106以及鳍沟道107。栅极104和介电层109从该视图省略，以集中在鳍沟道107上。在源极101和漏极102中使用重掺杂的P型金刚石(P+)，而在鳍沟道107中使用轻掺杂的P型金刚石。栅控沟道106可以被定义为沟道103在栅极结构104下方的部分。在栅极与源极101和漏极102重叠的情况下，沟道103为栅控沟道106。在栅控沟道106为纯鳍状结构的情况下，栅控沟道106是鳍沟道107。然而，栅控沟道106应该至少包括鳍沟道107，使得沟道103在栅极下方的部分包括鳍107。由此可见，图2A至图2F中源自栅控沟道106和鳍107的引线被标记为“106、107”，指示栅控沟道106是鳍沟道107。鳍状结构或沟道可以包括纳米线结构。例如，栅控沟道106/鳍沟道107可以具有磨圆和/或圆形的横截面，其中，栅控沟道106/鳍沟道107的直径小于500nm。栅极结构104充分环绕栅控沟道106/鳍沟道107的纳米线结构，以确保正栅极电压下的电流夹断。
图2B是装置的鳍沟道107的截面图，在该图中，该沟道被示出具有在其顶部和两个相对侧上环绕鳍沟道107的介电层109(或栅极电介质)和栅极104。在优选实施方式中，鳍107的纵横比至少为3∶1(高度：宽度)。
在图2C和图2D中，示出了当装置由负栅极偏压“接通”时的空穴浓度。图2D是图2C沿着图2C所示的截面线2D-2D的截面图。
在图2E和图2F中，再次示出了装置的空穴浓度，图2E与图2C一样是立体图，并且图2F是图2E沿着线2F-2F的截面图。
在图2E和图2F中，装置在零栅极偏压的情况下断开，这指示完全夹断的沟道。
关于图2A至图2F更详细地示出了金刚石FinFET。在图2A中，看到作为源极101和漏极102的两个重硼掺杂的金刚石层(P+)，它们位于作为缓冲层310的轻硼掺杂的金刚石层(P-)的顶上。在源极区101与漏极区102之间产生窄的鳍结构107，作为传导沟道。如前所述，该图中未示出栅极104和介电层109。该装置构建在半绝缘的金刚石基片105上，该基片用于减少电流泄漏。在负栅极偏压的情况下，相对于接地源极提高金刚石价带，使得空穴形成累积层，该累积层源自源极101，延伸穿过鳍沟道107，到达漏极102。因此，装置“接通”。对于短沟道装置，装置电流密度基本上由空穴浓度和空穴饱和速度确定。另一方面，正栅极偏压将在沟道中引起耗尽区。返回到上述方程(3)，耗尽区的宽度借助方程(3)由栅极金属、栅极电介质以及沟道的硼掺杂浓度确定。
如图2A至图2F所示，对于代表装置执行使用软件套件SentaurusTM进行的三维技术计算机辅助设计(TCAD)模拟，P+(重掺杂P型)和P-(轻掺杂P型)区域中的硼掺杂浓度分别为1019cm-3和5x1016 cm-3。
在图2A至图2F中，装置沟道106的宽度被设置为100nm，栅极104结构由铝(Al)组成，并且介电层109(或栅极电介质)包括45nm的二氧化硅(SiO2)。图2C例示了在三个维数上的模拟空穴浓度，源极101、漏极102以及栅极104分别以0V、-16V以及-10V的电压偏置。如前所述，图2D和图2F分别是沿着图2C的线2D-2D和图2E的线2F-2F截取的截面图。在负栅极偏置电压下，如图2D所示，鳍沟道107填充有空穴；因此，如可以由鳍沟道107的浅阴影区域看到的，装置“接通”。空穴浓度增加的梯度从基片105向上延伸，穿过漏极102和源极101下方的每个缓冲层310，鳍沟道107和源极/漏极区101和102具有最高空穴浓度(>2.8×1017cm-3)，并且与基片105相邻的缓冲层310的区域具有低空穴浓度(＜1×1015cm-3)。为N型金刚石或本征金刚石二者之一的基片105的空穴浓度为零。累积的电荷量由栅极偏置电压和栅极至沟道电容确定。类似地，图2D和图2E例示了在0V栅极偏置电压和-16V漏极偏置电压下的空穴分布。根据使用简单的一维静电模型的计算，鳍沟道107被完全耗尽，如可以由鳍沟道107的深阴影区域看到的，其中，鳍沟道107和基片105具有大约<1.0×105cm-3的低空穴密度。值得注意的是，有耗尽区延伸到漏极区102中。这是因为即使漏极以1019cm-3的高浓度掺杂，相对于零栅极偏置电压的负漏极偏置电压将空穴拉离漏极/沟道区，漏极区仍然没有退化。
如可以从前述内容理解的，本技术的一个特征是晶体管并入了鳍结构，该鳍结构被构造为使得装置能够以高击穿电压和高“导通”电流操作。为了支持高的“导通”电流，漂移区307需要充分传导。为了增加漂移区307的传导，一种技术包括减小漂移区长度Lgd。在上述方程(2)中，漂移区307的电流与Lgd 2成反比，Lgd 2是栅极104与漏极102之间的距离的平方。然而，最小栅极到漏极的距离Lgd受期望的装置击穿电压限制，因为减小Lgd也减小装置的击穿电压。
增加漂移区传导的另一种方法包括将漂移区的厚度增加为包括更多的大空间，这以限制栅极到沟道的控制为代价。例如，在传统的仅顶栅极装置(即具有顶栅极的装置，诸如平面MOSFET)中，当漂移区厚度足够大时，传导沟道将无法被夹断。漂移区厚度沿着垂直于基片的轴线来测量，并且从漏极102的底部延伸到漂移区的最上表面。并入鳍结构有利于栅极结构104环绕沟道，其中，除了顶栅极之外，侧栅极(覆盖鳍/沟道的侧面的那些栅极)在沟道106和鳍107的宽度足够小、薄或类似于鳍时可以夹断栅控沟道106。这实质上使漂移区307的厚度与栅极到沟道的控制分离(或降低了它们的耦合)，这提供了通过增加漂移区307的厚度来增加漂移区307传导的自由度，而无需牺牲栅极到沟道的控制。
对于漂移区宽度，可以进行类似的描述。即，增加漂移区传导的方法可以包括增加漂移区宽度。并入鳍结构更具有将漂移区307的宽度与栅极到沟道控制分离(或降低其耦合)的益处，因为当沟道106和鳍107的宽度足够小、薄或类似于鳍时，栅极结构104可以夹断栅控沟道106。在优选实施方式中，漂移区307的宽度大于沟道106和/或鳍107的宽度。
如图所示，具有带有缓冲层310的鳍结构的晶体管的第二特征包括阻挡或减小基片穿通效应的能力。如果装置长度足够短，则当装置“断开”时，源极101和漏极102区可能借助基片泄漏电流，如图1E中的白色箭头333所示。如上所述，定位在白色箭头333上方的“X”指示在并入缓冲层310时阻止或减少了借助基片泄漏的电流。在源极/漏极(101、102)与基片105之间形成的PN结可以仍然在漏极102的高压操作下被穿通。为了减轻这些效应并且如前所述，可以将缓冲层310并入到晶体管装置中，以将源极101和漏极102区中的每一个与基片105分离。该可选的缓冲层310实质上增加了源极/漏极(101、102)之间并穿过基片105的泄漏路径。因此，增加缓冲层310的厚度增加了源极101/漏极102与基片之间的泄漏路径，从而在确定装置的击穿电压时增加了栅极到漏极间隔Lgd的重要性或权重。因此，当缓冲层310足够厚时，栅极到漏极间隔Lgd可以确定装置击穿电压。
如果栅控沟道106的长度足够长和/或漂移区307中的掺杂浓度足够高，则漏极电压对源极/沟道势垒的影响很小或可忽略不计，并且装置传导可以建模为串联的两个电阻器，其中，栅控沟道106串联耦合到漂移区307。基于该模型，如图2G所示，对栅控沟道106长度为100nm和漂移区307的长度为100nm的装置模拟晶体管装置的漏极电流IDS。这里，VDS是漏极与源极之间的电压差，而Vg是栅极与源极之间的电压差。栅控沟道106中的鳍的高度为400nm。总电流由面积填充因子4进行调节，以反映鳍阵列中的电流密度。在模拟模型中还考虑栅控沟道106区域中的短沟道效应。正斜率的负载线在图2G中被例示为指示最大电流和击穿电压下的潜在装置操作。图2G中的模拟考虑了简单的一维模型，但可以实施使用技术计算机辅助设计(TCAD)软件的更详细的二维模拟。对于其中总装置长度足够短的短沟道装置，漏极102偏置电压对源极/沟道势垒高度的影响可能显著。
在实践中，装置的行为可能偏离图2G所示的模拟，并且可能更接近SIT装置的行为，图2H中示出了SIT装置的三维模拟。图2H例示了装置操作的三维模拟的图形表示，对于在-10V至+6V范围(增量步进为2V)内的栅电流针对漏极偏置电压绘制了漏极电流。相对于接地源极测量栅极和漏极电压。曲线900、901、902、903、904、905、906、907以及908分别对应于栅极偏置电压+6V、+4V、+2V、0V、-2V、-4V、-6V、-8V以及-10V，这指示漏极电流的大小随着栅极偏置电压的增大而减小。
为了例示装置的行为，制造了一种具有2x3指FinFET的特征的原型装置，该FinFET具有与P+区域的钛(Ti)/铂(Pt)/金(Au)多层欧姆触点，并且测量该原型装置的电子特性。虽然使用铂和金层来形成欧姆触点，但是钛层是上述三层中最必要的层，因为碳化钛可以在P+区域上沉积和退火钛时形成。然而，预期仅由铂制成的欧姆触点。可以将可以在金刚石上沉积时和在热退火后用于形成碳化物的任意金属(诸如例如钨(W))用作欧姆触点。与P+区域(源极和漏极区域)的欧姆触点应由相同的材料制成。为此，我们请读者参照图6A和图6B，它们是根据此处所述技术的晶体管的扫描电子显微镜(SEM)图像，源极401、漏极402以及栅极404区分别标有“S”、“D”以及“G”。这里，源极401和漏极402各包括耦合到原型的重掺杂P型区域的金属触点。鳍沟道406的宽度被设计为100nm，并且由P-层的厚度确定的鳍沟道的高度被设计为2μm，这导致鳍沟道的高度和宽度的大约20∶1的纵横比。这里，术语“高度”和“宽度”分别是指沿着图6B的z轴和y轴测量的距离。鳍406沟道连接到重掺杂P+欧姆层下面的轻掺杂P-区域。对于该原型，P-沟道的长度被设计为大约800nm。然而，由于由干法蚀刻工艺产生的沟道的侧壁倾斜，在借助2μm的P型膜蚀刻之后，在鳍406的底部处显著减小沟道长度。使用二氧化硅(SiO2)的45nm原子层沉积来形成栅极电介质，并且使用铝来形成栅极结构104。
图6C例示了对于图6A和图6B所例示的原型金刚石晶体管在不同的栅极偏置电压下作为漏极偏置电压的函数的漏极电流的图形表示。相对于接地源极测量漏极和栅极电压。曲线1100、1101、1102、1103、1104、1105、1106、1107、1108以及1109分别对应于栅极104偏置电压+2V、0V、-2V、-4V、-6V、-8V、-10V、-12V、-14V以及-16V。对于左边的源极、漏极以及栅极测量图6A中的装置的DC转移特性；右边的源极端子浮动，并且未电气耦合，以便测量。原型包括栅极到漏极重叠，并且击穿电压受栅极电介质特性的限制。原型中存在的重叠量取决于所使用的处理技术。如在零或正的栅极偏置电压(即0V或2V)下预期的，栅控沟道406被完全夹断；因此，在这些电压下，图6C中没有观察到沟道电流。随着负栅极偏置电压增加，沟道变得越来越传导，如图6C所示。在较小的负漏极偏置电压下，沟道电流与漏极偏置电压成线性比例，但它在更多的负漏极偏置电压下变饱和。观察到的最大漏极电流为0.22μA，这导致大于3000：1的导通/截止电流比。图6D中示出了栅极泄漏。曲线1201、1202、1203、1204、1205、1206、1207、1208、1209以及1210分别对应于栅极104偏置电压-16V、-14V、-12V、-10V、-8V、-6V、-4V、-2V、0V以及+2V。再次相对于接地源极测量栅极和漏极电压。在较大的栅极到漏极电势差下，仅观察到约-10nA的栅极电流泄漏。假设鳍沟道宽度为100nm，则每个鳍沟道的最大电流约为70nA，这转换为0.7mA/mm的电流密度。注意，这里的电流密度是通过将最大电流除以鳍沟道的宽度而不是其横截面积来计算的。这些转移特性清楚地证明了金刚石FinFET的概念。当前装置的击穿电压的大小大于所施加的最大栅极电压的大小|-15V|。由于栅极和漏极重叠，因此最大击穿电压基本上由栅极电介质厚度和电介质击穿场确定。假设击穿场为10Mv/cm，则45nm的电介质厚度将支持45V的击穿电压。为了增加装置的击穿电压，可以优化栅极到漏极的距离Lgd，以增加和/或最大化装置在期望频率下的功率性能。
转到图7A，示出了图形表示，该图形表示针对栅极电压绘制了漏极电流的平方根以便提取栅极阈值电压，其中，相对于接地源极测量栅极电压。在图7A中，在饱和区处取漏极电流。探索指示阈值电压存在于-2.74V处。在图7B中，对于在同一芯片上制造的MOS电容器在不同频率下针对栅极电压绘制了电容。曲线1300、1301、1302以及1303分别对应于频率10kHz、100kHz、500kHz以及1MHz。在图7C中，示出了图形表示，该图形表示针对频率绘制了最大累积电容，以例示最大累积电容的频率依赖性。虚线是基于具有串联电阻器的模型计算出的电容。
可以在饱和区域中由线性外推法确定装置阈值电压，以避免串联电阻的影响。如图7A所示，栅极阈值电压被测量为约-2.74V，接近由能带对准计算出的平带电压。这与在同一芯片上制造的MOS电容器上的电容对栅极电压(CV)的测量结果一致，如图7B所示。金刚石基片接地，因此在较大的负栅极偏压下，空穴形成累积层，这示出最大的电容。然而，如图7C所示，对于在1kHz到1MHz范围内的不同频率进行的累积状态下的最大电容的测量结构清楚地指示了串联电阻的影响：随着测量频率增加，最大累积电容减小。即使在如图7B所示的10kHz频率下，对于50050-μm2MOS电容器，最大电容也仅达到19pF，这大约是基于SiO2厚度的理论值(38pF)的一半。由于串联电阻的影响小得多，因此只有在非常低的频率下才可以达到理论值。这与金刚石MOS电容器的其他频率相关研究一致。将串联电阻考虑在内，可以计算各种频率下的最大累积电容，如图7C所示。模型和测量数据表明频率依赖性的总体趋势的良好吻合。分歧可能源于非理想的金刚石/电介质界面上的界面电荷。装置中的欧姆触点形成在名义上掺杂有浓度为1019cm-3的硼的金刚石上。虽然接触区的掺杂比沟道中高得多，但仍比金刚石中金属向绝缘体转变所需的典型2-5x1020 cm-3掺杂浓度小得多。由于不完全电离，因此在室温下仅活化少于0.1％的硼，这导致更大的接触电阻。这解释了MOS CV测量中的频率依赖性。为了进一步理解这一点并探索该装置的能力，在更高温度下测量类似的金刚石FinFET。图8A和图8B分别示出了在室温和150℃下测量的IV(电流电压)。它们以相同比例绘制。在图8A中，小图是以不同比例重绘的室温数据，以示出转移特性。
再次转到图8A，对于保持在室温下的装置，针对栅极偏置电压绘制漏极电流。曲线1400、1401、1402、1403、1404、1405、1406、1407、1408以及1409对应于栅极偏置电压2V、0V、-2V、-4V、-6V、-8V、-10V、-12V、-14V以及-16V。在室温下，对于栅极和漏极上的-16V偏置电压，最大漏极电流约为838nA。通过在150℃的高温下操作该装置，在相同的偏置电压的情况下，电流以因子35增加到约29μA，如图8B所示。曲线1500、1501、1502、1503、1504、1505、1506、1507、1508以及1509对应于栅极偏置电压2V、0V、-2V、-4V、-6V、-8V、-10V、-12V、-14V以及-16V。对于1019cm-3的硼掺杂浓度，在室温下计算的硼活化效率为5x10-4。在150℃下，硼的活化效率提高到约5x10-3。这与如图8B所示的传导电流增加一致，这指示电流装置中的欧姆接触的限制。借助传输线测量(TLM)，室温和150℃下的欧姆接触电阻分别提取为493Ω·mm和47Ω·mm。这也与在晶体管测量中观察到的电流增加一致。总之，演示了具有超过3000导通/截止比的金刚石FinFET。阈值电压和MOS电容测量结果表明装置中的空穴累积。在150℃下观察到30mA/mm的最大电流密度。由于硼的不完全电离，较低的电流密度主要受到高欧姆接触电阻的限制。高欧姆接触电阻可以被定义为10Ω·mm以上的欧姆接触电阻。在高温下观察到更高的电导率指示金刚石FinFET对于高温环境的潜力。高温环境可以被定义为温度大于或等于100℃的环境。或者它可以被定义为高于室温的任意温度，因为本领域技术人员理解该温度。合理的是预期可以通过增加硼掺杂浓度来显著改善接触电阻，因为已经证明金刚石中更高的硼掺杂水平改善超导应用的欧姆接触电阻。对于功率或射频(RF)电子器件的实际应用，为了具有竞争力，金刚石晶体管需要提供至少1A/mm的电流密度。为了对于Ka频段(Ka频段是电磁频谱的微波部分的一部分，该部分被定义为在26.5-40千兆赫(GHz)范围内的频率，即波长从略微超过一厘米降至7.5毫米)的RF应用有用，金刚石FinFET的截止频率也需要达到100GHz。
借助欧姆栅极电介质设计来改善装置性能具有挑战性。然而，这种利用现有技术的新金刚石晶体管装置设计代表从数字到射频电子器件的未来金刚石研究的范式转变。
其余附图以更简化的回顾呈现了以上讨论的晶体管，并且可能有助于读者更好地理解前述呈现。
转到图2AA至图2BB，看到图1C所示的横截面的变体，再次，存在源极101、漏极102、半导电沟道103、基片105以及栅极结构104。这些在图2AA中都是显而易见的。
图2BB与图2AA相同，除了它识别栅控沟道106、缓冲层310以及漂移区307。图1B所示的半导电沟道103包括图2BB所示的栅控沟道106和漂移区307。图2BB介绍了可选的缓冲层310。当装置例如“断开”时，缓冲层310可以减少通过基片的电流泄漏。在优选实施方式中，缓冲层310、栅控沟道106以及漂移区307由轻掺杂的P型金刚石制成。在优选实施方式中，缓冲层310、栅控沟道106以及漂移区307由轻掺杂的P型金刚石一体制成。
如在若干附图中看到的，源极101和漏极102区由基片105支撑。在一些实施方式中，源极101和漏极102区可以由缓冲层310与基片105分离。当晶体管“截止”时，缓冲层310提供额外的电压阻挡。在某些实施方式中，可以去除缓冲层310，从而允许基片105直接接触源极101和漏极102区。在一些实施方式中，源极101与基片105之间的缓冲层310的厚度不同于漏极102与基片105之间的缓冲层310的厚度。在其他实施方式中，源极101与基片105之间的缓冲层310的厚度和漏极102与基片105之间的缓冲层310的厚度相同。增加缓冲层310的厚度实质上增加了源极101与漏极102之间以及穿过基片的电流泄漏路径距离，从而减少了例如当晶体管截止时借助基片105泄漏的电流。
如在图2AA至图2CC中看到的，栅极结构104由介电层109与栅控沟道106分离。介电层109还可用于使栅极结构104与源极101绝缘。栅极结构104可以包括金属、合金或任意合适的传导材料或由其组成。看到沟道103在栅极结构104的表面下方的部分限定了栅控沟道106。如可以在图2BB中看到的，漂移区307没有被栅极结构104覆盖的表面。
现在转到图3A(图3A为沿着图1B的线3A-3A截取的截面图)，示出了与栅控沟道106关联的源极101和漏极102，该栅控沟道位于如图2AA至图2BB所示的沟道103内。从图2AA和图2BB，图3A还包括介电层109，该介电层将栅极结构104与栅控沟道106电绝缘。
在图3B(图3B是图3A的变体)中，栅极结构104不再与源极101重叠，而是与源极隔开，以与露出的沟道210形成间隙。沟道210可以与图2AA至图2DD所示的缓冲层310、栅控沟道106以及漂移区307一体形成，并且可以由轻掺杂的P型金刚石制成。在图2AA中识别的沟道103可以包括沟道210，但未例示这一点。
在分别映照图3A和图3B的图3C和图3D中，示出了多于一个的栅控沟道，而不是一个栅控沟道106。仅为了例示性目的，选择三个栅控沟道106。另外，环绕三个栅控沟道106的栅极结构104可以包括若干电独立的栅极结构，其中，每个电独立的栅极结构环绕相应的栅控沟道，但未示出这一点。使用多于一个栅控沟道106的益处是可以增加流过晶体管的电流。用自己的栅极结构包裹每个栅控沟道106的益处是，基本上，促进了单个栅控沟道106装置的并联组合。
返回到图3A，单个栅控沟道106耦合或限定在源极101与漂移区307之间，其中，栅极结构104与源极101重叠。栅极结构104与源极101重叠的一个益处是装置可以以更高的最大电流和降低的装置击穿电压操作。与源极101重叠的栅极结构104是可选的。在高频装置中，该重叠可能不存在，使得沟道210将栅极结构104和源极区101分开。这在图3B和图3D中示出。如果栅极结构104不与源极101重叠，则装置以较低的最大电流和增大的击穿电压操作。在图3B中，栅极结构104不与源极区101重叠，并且单个栅控沟道106耦合(限定)在漂移区307与沟道103内的沟道210之间。
在图3C中，多个栅控沟道106耦合在源极101与漂移区307之间，其中，栅极结构104与源极区101重叠。
在图3D中，栅极结构104不与源极区101重叠，并且多个栅控沟道106耦合/限定在漂移区307与沟道103内的沟道210之间。栅控沟道106可以由位于沟道103内的漂移区307与漏极区102分开。
转到图4A，沿着图1B的线4A-4A的晶体管的截面图共享与图1B相同的附图标记，并且还包括附图标记107和109，它们分别是半导电鳍和介电层。具有矩形横截面的半导电鳍107形成在图3A至图3D所示的栅控沟道106的区域中，鳍107将晶体管的源极101和漏极102区电耦合。栅极结构104可以形成在鳍107的一个、两个或三个表面上。鳍107的该一个、两个或三个表面可以包括鳍107的顶表面、侧表面和/或底表面。因此，栅极结构104可以被认为是多栅极结构104。栅极结构104由介电层109与鳍107电绝缘。在图4B中看到多于一个的栅控沟道106，图4B在其他方面与图4A相同。栅极结构104覆盖图4B中的每个鳍107的一个、两个或三个表面。从这些图，看到栅极结构104覆盖或围绕栅控沟道106的最外表面，环绕栅控沟道106的顶面和侧面。
图4A例示了具有一个栅控沟道106的晶体管的实施方式，其中，栅控沟道106包括一个半导电鳍107。另选地，栅控沟道106可以包括如在图4B中看到的多个栅控沟道106，其中，每个栅控沟道106包括半导电鳍107，所有半导电鳍被栅极结构104覆盖或部分围绕。在一些实施方式中，栅控沟道106是半导电鳍107，但在其他实施方式中，栅控沟道106包括半导电鳍107，使得鳍107沿着栅控沟道106的大部分长度延伸。在所有实施方式中，介电层109使栅极结构104与栅控沟道106和鳍107绝缘。
如图5A至图5D所示，用于制造金刚石鳍SIT装置的方法和制造方法可以包括各种不同的方法。晶体管的制造步骤包括：通过在半导电沟道103上形成重掺杂的P+金刚石区域以产生具有再生长的P+金刚石的晶体管的源极101和漏极102区，来形成与源极101和漏极102区的良好欧姆接触；在沟道103的轻掺杂P-区域上干法蚀刻和/或使用电子束光刻形成鳍沟道107。再生长的P+金刚石是生长发生在装置制造开始之后的P+金刚石。可以通过将包括例如二氧化硅(SiO2)或金属的掩模609定位在轻掺杂的P-金刚石区域的表面上来对源极101和漏极102区构图。可以将构图后的样品装载到金刚石生长设备中，诸如例如被构造用于用高硼掺杂进行金刚石生长的微波等离子体CVD生长设备，如图5A所示。可以由湿法蚀刻或干法蚀刻二者之一去除掩模，直到源极101和漏极102区包含期望量的重掺杂P+金刚石为止，如图5B所示。通过在源极101和/或漏极102中并入重掺杂的P+金刚石层，可以显著减少与沟道103的P-沟道区域的接触。在源极101和漏极102的欧姆再生长之后，可以由原子层沉积或其他方法将介电层109(或栅极电介质)沉积到栅控沟道106上，如图5C所示。沉积可以是保形的，使得鳍107的一些或全部表面/面被介电层109覆盖。最后的步骤可以包括在介电层109的顶面和侧面上形成栅极104，该顶面和侧面形成在沟道103的面上，如图5D部分所示。为了将栅极104保形地环绕鳍107的侧壁，可以在晶体管的期望区域(例如预期不被铝覆盖的区域，诸如：源极101、漏极102以及介电层109的区域)的前面用光刻胶溅射铝，以确保铝在期望区域中的合适剥离。可以制造到P+层的金属或传导触点610，以形成理想的欧姆触点。这里描述的所例示工艺具有金属氧化物半导体(MOS)样式的栅控沟道的特征，但可以使用这些方法制造其他沟道类型，诸如例如肖特基栅控沟道。此处描述的制造步骤可以以任意合适的顺序来执行。
在使用金刚石的肖特基栅控沟道中，栅极必须在沟道中，并且不能与源极重叠。凭借MOS栅控结构，栅极可以与源极重叠。
作为组成的变体，值得注意的是，在P型与N型掺杂剂之间存在对称性，使得源极101和漏极102区可以包括重掺杂的N型金刚石，而不是包括重掺杂的P型金刚石。另外，沟道103和缓冲层310可以包括轻掺杂的N型金刚石，而不是包括轻掺杂的P型金刚石。基片105可以包括本征金刚石或P型金刚石，而不是包括N型金刚石，并且如果基片105被掺杂，则基片105可以以任意合适的P型掺杂浓度来掺杂。在这种情况下，装置在正栅极电压下“接通”，并且漏极电流随着栅极电压的增加而增加。穿过漂移区的电流仍然可以根据方程(2)来建模。
作为另一个变体，虽然晶体管被描述为包括是宽带隙材料的掺杂和未掺杂的金刚石，但是晶体管相反通常可以包括其他掺杂和未掺杂的宽带隙材料。例如，晶体管可以包括掺杂和未掺杂的碳化硅，而不是掺杂和未掺杂的金刚石。在一个实施方式中，源极101和漏极102区可以包括重掺杂的P型碳化硅。沟道103和缓冲层310可以包括轻掺杂的P型碳化硅。基片105可以包括本征碳化硅或N型碳化硅。这里，N型掺杂剂可以是氮，并且P型掺杂剂可以是铝。
进一步地，由于在碳化硅中存在N型与P型掺杂剂之间的对称性，因此第二实施方式可以包括包含重掺杂的N型碳化硅的源极101和漏极102区。沟道103和缓冲层310可以包括轻掺杂的N型碳化硅。基片105可以包括本征碳化硅或P型碳化硅。N型掺杂剂可以是氮，并且P型掺杂剂可以是铝。
肖特基栅控沟道是与金属栅极直接电接触的栅控沟道。对于包括肖特基栅控沟道而不是MOS样式栅控沟道的实施方式，晶体管不包括介电层109，并且栅极结构104与栅控沟道106接触。在正栅极电压下，从栅极-沟道界面排除空穴，并且可以夹断栅控沟道106。在足够大的负栅极电压下，由于栅极-沟道界面处的肖特基势垒不防止空穴流到栅极结构中，因此空穴被吸引到栅极-沟道界面，并且电流可能通过栅极结构104泄漏。结果，具有肖特基栅控沟道的晶体管被限制在较小的负栅极电压下操作，这对沟道传导并因此对晶体管的性能强加约束。
在发明人创造的样品中，使用3×3未掺杂的金刚石基片，在金刚石基片的顶部上具有外延生长的P+/P-双层。对P+层构图并对其干法蚀刻，以限定欧姆区域而且露出沟道区域。在525摄氏度的退火之后，蒸发钛/铂/金(Ti/Pt/Au)，以形成良好的欧姆触点。随后使用电子束光刻和O2等离子体干法蚀刻来形成100nm宽和2微米高的鳍。通过在200摄氏度下进行原子层沉积来沉积二氧化硅(SiO2)栅极电介质。为了使栅极保形地环绕鳍的侧壁，在适当位置用光刻胶溅射铝(Al)金属。然后将金属剥离。仅使用100nm的Al来确保由溅射成功剥离。最后，用湿法蚀刻打开欧姆接触垫。
栅极的调整验证了基于鳍的金刚石电子装置的概念。
虽然例示了示例实施方式，但是此处提出的技术可以使用任意数量的技术来实现，无论当前是否已知。技术不限于示例实施方式。
可以在不偏离技术的范围的情况下对此处描述的系统、设备以及方法进行修改、添加或省略。系统和设备的部件可以集成或分离。而且，系统和设备的操作可以由更多、更少或其他部件来执行。方法可以包括更多、更少或其他步骤。另外，步骤可以以任意合适的顺序来执行。如本文献中使用的，“每个”是指集合的每个成员或集合的子集的每个成员。
前述文章中至少已经提出了以下概念。
概念
概念1.提出了一种根据以下概念中的任意一个的具有鳍状沟道的基于金刚石的横向装置。装置包括栅控沟道和漂移区。通过漂移区的电流传输受到空间电荷的限制。
概念2.根据前述或以下概念中的任意一项的装置，其中，栅极可以或可以不与源极重叠。
概念3.根据前述或以下概念中的任意一项的装置，其中，栅极可以或可以不与漏极重叠。
概念4.根据前述或以下概念中的任意一项的装置，其中，源极/漏极P+层可以由缓冲层与装置基片分开。
概念5.根据前述或以下概念中的任意一项的装置，其中，基片可以是N型金刚石或仅仅是本征金刚石。
概念6.根据前述或以下概念中的任意一项的装置，其中，栅控沟道可以是MOS栅控结构或肖特基栅控结构。
概念7.根据前述或以下概念中的任意一项的装置，其中，装置结构可以扩展至诸如硅、碳化硅以及其他宽带隙材料的其他半导体。
概念8.根据前述或以下概念中的任意一项的装置，其中，装置可以由单沟道装置的阵列制成，以增加功率。
概念9.根据前述或以下概念中的任意一项的装置，其中，制造装置，欧姆再生长是显著的选项。
概念10.根据前述或以下概念中的任意一项的装置，其中，重掺杂金刚石层借助构图后的表面生长，以形成与沟道的临界欧姆触点。
概念11.一种根据前述或以下概念中的任意一项的具有鳍状沟道的横向晶体管装置，该装置包括：栅控沟道和漂移区，栅控沟道位于鳍状沟道中靠近漂移区的位置，漂移区位于鳍状沟道中，其中，穿过漂移区的电流传输受到空间电荷的限制，漂移区决定了晶体管的击穿电压。
概念12.根据前述或以下概念中的任意一项的装置，具有源极和栅极，其中，栅极与源极重叠。
概念13.根据前述或以下概念中的任意一项的装置，还具有漏极，其中，栅极与漏极重叠。
概念14.根据前述或以下概念中的任意一项的装置，具有源极；漏极；基片；以及缓冲层；源极和漏极由鳍状沟道电连接；源极、漏极以及鳍状沟道在基片上，源极和漏极掺杂有P型掺杂剂并由缓冲层与基片分开。
概念15.根据前述或以下概念中的任意一项的装置，具有基片，该基片是N型金刚石或本征金刚石。
概念16.根据前述或以下概念中的任意一项的装置，其中，装置是基于金刚石的。
概念17.根据前述或以下概念中的任意一项的装置，其中，源极、漏极以及鳍状沟道包括碳化硅和宽带隙材料中的至少一种。
概念18.根据前述或以下概念中的任意一项的装置，其中，存在耦合在源极与漏极之间的多个鳍状沟道。
概念19.根据前述或以下概念中的任意一项的装置，其中，栅控沟道是MOS栅控或肖特基栅控沟道。
概念20.根据前述或以下概念中的任意一项的装置，其中，鳍状沟道具有磨圆和/或圆形横截面，该横截面的直径小于或等于500nm。
概念21.根据前述或以下概念中的任意一项的装置，其中，鳍状沟道的横截面小于或等于500nm宽。
概念22.根据前述或以下概念中的任意一项的装置，其中，漂移区具有漂移区宽度和漂移区厚度，栅控沟道具有栅控沟道宽度和栅控沟道厚度，漂移区和栅控沟道的宽度和厚度各可调节。
概念23.根据前述或以下概念中的任意一项的装置，其中，漂移区和栅控沟道的厚度和宽度在测量上不同。
概念24.根据前述或以下概念中的任意一项的装置，其中，由以下方程对栅控沟道电流Ih和漂移区电流Idf建模：
并且/>
其中，Vdi是跨栅控沟道的电压降，Vds是跨鳍状沟道的电压降，t是漂移区的厚度，Lg和Lgd分别是栅控沟道长度和栅极到漏极间隔，εs是沟道的介电常数；vs是电荷载流子(例如空穴)的饱和速度；μh是栅极结构下的有效沟道迁移率；Cox是氧化物电容；Vg是栅极偏置电压；Vt是阈值电压。
概念25.根据前述或以下概念中的任意一项的装置，其中，漂移区电流与漂移区的厚度成比例，并且与栅极到漏极分离距离的平方成反比。
概念26.根据前述或以下概念中的任意一项的装置，其中，漂移区电流被建模为空间电荷限制传输，其中，漂移区传输是批量的，使得总体迁移率通常高于有效沟道迁移率，只要漂移区可以支持足够的传导即可，由漂移区引入的串联电阻比栅控沟道的串联电阻小。
概念27.一种根据前述或以下概念中的任意一项的横向多栅极晶体管，该横向多栅极晶体管在空间电荷限制状态下操作，包括多栅极结构，该多栅极结构控制源极到沟道势垒，以控制到沟道中的载流子注入，以便在空间电荷限制状态下传输电流，其中，晶体管能够增加电流泄漏路径距离，从而增加击穿电压，而不会牺牲晶体管的电流传导能力。
概念28.根据前述或以下概念中的任意一项的晶体管，其中，晶体管包括金刚石电子器件。
概念29.一种根据前述或以下概念中的任意一项的克服垂直静电感应晶体管(SIT)中的固有大寄生电容的方法，其中，使用多栅极结构设计栅极到源极和栅极到漏极的寄生电容以及横向结构，通过将多栅极结构环绕沟道调节传导沟道，多栅极结构启用不确定材料的SIT。
概念30.一种根据前述或以下概念中的任意一项的晶体管装置，该晶体管装置具有：鳍状沟道，该鳍状沟道具有三个表面并且与金刚石基片关联；多栅极结构，该多栅极结构形成在鳍状沟道的表面上，晶体管的源极和漏极为金刚石，鳍状沟道在源极与漏极之间，栅极使得能够借助鳍状沟道控制源极与漏极之间的电流，以使得能够夹断电流。
概念31.一种根据前述或以下概念中的任意一项的晶体管，该晶体管包括：
源极和漏极区，它们布置在基片上；
半导电鳍，该半导电鳍布置在源极区与漏极区之间的基片上；
与鳍关联的栅极结构和介电层，鳍具有被栅极结构和介电层覆盖的至少一个表面，介电层使栅极结构与鳍电绝缘；其中，
源极和漏极区包括掺杂有P型掺杂剂的金刚石，并且
半导电鳍包括掺杂有P型掺杂剂的金刚石，其中，半导电鳍的P型掺杂剂浓度小于源极和漏极区的P型掺杂剂浓度。
概念32.根据前述或以下概念中的任意一项的晶体管，其中，源极和漏极区包括以第一量掺杂的P型金刚石；并且其中，
半导电鳍包括以第二量掺杂的P型金刚石，第二量小于第一量。
概念33.根据前述或以下概念中的任意一项的晶体管，其中，以第一量掺杂的P型金刚石是以至少1019cm-3的硼浓度掺杂的金刚石；并且以第二量掺杂的P型金刚石是以1018cm-3或更小的硼浓度掺杂的金刚石。
概念34.一种根据前述或以下概念中的任意一项的晶体管，该晶体管包括：源极区、漏极区、缓冲层以及半导电基片，源极和漏极区紧邻布置在半导电基片上的缓冲层；
半导电沟道，该半导电沟道形成在源极区与漏极区之间，半导电沟道的一部分包括鳍；
栅极结构，该栅极结构覆盖鳍的表面，半导电沟道还包括耦合在鳍与漏极区之间的漂移区，其中，
源极区和漏极区包括以第一量掺杂的半导体；
缓冲层包括以小于第一量的第二量掺杂的半导体；
半导电沟道包括以第三量掺杂的半导体。
概念35.根据前述或以下概念中的任意一项的晶体管，其中，以第一量掺杂的半导体是掺杂有P型掺杂剂的半导体，以第二量掺杂的半导体是掺杂有P型掺杂剂的半导体，并且以第三量掺杂的半导体是掺杂有P型掺杂剂的半导体。
概念36.根据前述或以下概念中的任意一项的晶体管，其中，以第一量掺杂的半导体是以至少1019cm-3的硼浓度掺杂的金刚石。
概念37.根据前述或以下概念中的任意一项的晶体管，其中，以第二量掺杂的半导体是以1018cm-3或更小的硼浓度掺杂的金刚石，并且其中，以第三量掺杂的半导体是以1018cm-3或更小的硼浓度掺杂的金刚石。
概念38.根据前述或以下概念中的任意一项的晶体管，其中，以第一量掺杂的半导体是以至少1019cm-3的铝浓度掺杂的硅或碳化硅。
概念39.根据前述或以下概念中的任意一项的晶体管，其中，以第二量掺杂的半导体是以1018cm-3或更小的铝浓度掺杂的硅或碳化硅；并且其中，以第三量掺杂的半导体是以1018cm-3或更小的铝浓度掺杂的硅或碳化硅。
概念40.根据前述或以下概念中的任意一项的晶体管，其中，以第一量掺杂的半导体是掺杂有N型掺杂剂的金刚石，以第二量掺杂的半导体是掺杂有N型掺杂剂的金刚石，并且以第三量掺杂的半导体是掺杂有N型掺杂剂的金刚石，其中，第二量小于第一量，并且第三量小于第一量。
概念41.根据前述或以下概念中的任意一项的晶体管，其中，漂移区具有漂移区宽度，并且鳍区具有鳍宽，其中，漂移区宽度大于鳍宽。
概念42.一种根据前述或以下概念中的任意一项的晶体管，该晶体管包括：
源极和漏极区；
半导电鳍，该半导电鳍电耦合在晶体管的源极区与漏极区之间；
基片，该基片与源极和漏极区以及半导体鳍关联；
与鳍关联的栅极结构和介电层，鳍具有被栅极结构和介电层覆盖的至少一个表面，介电层使栅极结构与鳍电绝缘；其中，
源极和漏极区包括掺杂有N型掺杂剂的金刚石，并且
半导电鳍包括掺杂有N型掺杂剂的金刚石，其中，半导电鳍的N型掺杂剂浓度小于源极和漏极区的N型掺杂剂浓度。
概念43.根据前述或以下概念中的任意一项的晶体管，其中，源极和漏极区包括以第一量掺杂的N型金刚石；并且其中，
半导电鳍包括以第二量掺杂的N型金刚石，第二量小于第一量。
概念44.根据前述或以下概念中的任意一项的晶体管，其中，N型掺杂剂是磷和/或氮。
概念45.根据前述概念中的任意一项的晶体管，其中，以第一量掺杂的N型金刚石是以至少1019cm-3的N型掺杂剂浓度掺杂的金刚石；并且以第二量掺杂的N型金刚石是以1018cm-3或更小的N型掺杂剂浓度掺杂的金刚石。
作为广义的概述，本文至少提出以下内容：一种横向鳍式静电感应晶体管，该横向鳍式静电感应晶体管具有：半导电基片；源极和漏极区，它们从由半导电基片支撑的相同或变化厚度的可选缓冲层延伸；半导电沟道，该半导电沟道将晶体管的源极区电耦合到漏极区，半导电沟道的一部分是鳍并且具有被栅极结构覆盖的面，从而在半导电沟道内限定了栅控沟道，半导电沟道还包括漂移区，该漂移区将栅控沟道电耦合到晶体管的漏极区。
优选地包括此处描述的所有元件、零件以及步骤。应当理解，如将对本领域技术人员明显的，这些元件、零件以及步骤中的任意一个都可以被其他元件、零件以及步骤替代或完全删除。

Claims (45)

1.一种具有鳍状沟道的横向晶体管装置，所述装置包括：栅控沟道和漂移区，所述栅控沟道位于所述鳍状沟道中靠近所述漂移区的位置，所述漂移区位于所述鳍状沟道中，其中，穿过所述漂移区的电流传输受到空间电荷的限制，所述漂移区决定了所述晶体管的击穿电压；
源极；
漏极；和
基片；
所述源极和所述漏极由所述鳍状沟道电连接；
所述源极、所述漏极以及所述鳍状沟道在所述基片上；
所述源极、所述漏极和所述鳍状沟道是第一导电类型。
2.根据权利要求1所述的装置，其具有源极和栅极，其中，所述栅极与所述源极重叠。
3.根据权利要求2所述的装置，其还具有漏极，其中，所述栅极与所述漏极重叠。
4.根据权利要求1所述的装置，还包括缓冲层；其中所述第一导电类型是P型，并且其中所述源极和所述漏极由所述缓冲层与所述基片分开。
5.根据权利要求1所述的装置，其中所述基片是N型金刚石或本征金刚石。
6.根据权利要求1所述的装置，其中，所述装置是基于金刚石的。
7.根据权利要求1所述的装置，其中，所述源极、漏极以及鳍状沟道包括碳化硅和宽带隙材料中的至少一种。
8.根据权利要求1所述的装置，其中，存在耦合在所述源极与所述漏极之间的多个鳍状沟道。
9.根据权利要求1所述的装置，其中，所述栅控沟道是MOS栅控或肖特基栅控沟道。
10.根据权利要求1所述的装置，其中，所述鳍状沟道具有磨圆横截面，该横截面的直径小于或等于500nm。
11.根据权利要求1所述的装置，其中，所述鳍状沟道的横截面小于或等于500nm宽。
12.根据权利要求1所述的装置，其中，所述漂移区和所述栅控沟道具有厚度和宽度，其中，所述漂移区和所述栅控沟道的厚度和宽度在测量上不同。
13.根据权利要求2所述的装置，其中，由以下方程对栅控沟道电流Ih和漂移区电流Idf建模：
并且/>
其中，Vdi是跨所述栅控沟道的电压降，Vds是跨所述鳍状沟道的电压降，t是所述漂移区的厚度，Lg和Lgd分别是栅控沟道长度和栅极到漏极间隔，εs是所述沟道的介电常数；vs是电荷载流子的饱和速度；μh是所述栅极下的有效沟道迁移率；Cox是氧化物电容；Vg是栅极偏置电压；Vt是阈值电压。
14.根据权利要求4所述的装置，其中，所述漂移区的电流与所述漂移区的厚度成比例，并且与栅极到漏极分离距离的平方成反比。
15.一种晶体管，其包括：
源极和漏极区，它们布置在基片上；
半导电鳍，该半导电鳍布置在所述源极区与漏极区之间的所述基片上；
与鳍关联的栅极结构和介电层，所述鳍具有被所述栅极结构和所述介电层覆盖的至少一个表面，所述介电层使所述栅极结构与所述鳍电绝缘；其中，
所述源极和所述漏极区包括掺杂有P型掺杂剂的金刚石，并且
所述半导电鳍包括掺杂有P型掺杂剂的金刚石，其中，所述半导电鳍的P型掺杂剂浓度小于所述源极和漏极区的P型掺杂剂浓度。
16.根据权利要求15所述的晶体管，其中，所述源极和漏极区包括以第一量掺杂的P型金刚石；并且其中，
所述半导电鳍包括以第二量掺杂的P型金刚石，所述第二量小于所述第一量。
17.根据权利要求16所述的晶体管，其中，以所述第一量掺杂的所述P型金刚石是以至少1019cm-3的硼浓度掺杂的金刚石；并且以所述第二量掺杂的所述P型金刚石是以1018cm-3或更小的硼浓度掺杂的金刚石。
18.一种晶体管，其包括：源极区、漏极区、缓冲层以及半导电基片，所述源极和漏极区紧邻布置在所述半导电基片上的所述缓冲层；
半导电沟道，该半导电沟道形成在所述源极区与漏极区之间，所述半导电沟道的一部分包括鳍；
栅极结构，该栅极结构覆盖所述鳍的表面，所述半导电沟道还包括耦合在所述鳍与所述漏极区之间的漂移区，其中，
所述源极区和漏极区包括以第一量掺杂的半导体；
所述缓冲层包括以小于所述第一量的第二量掺杂的半导体；
所述半导电沟道包括以第三量掺杂的半导体。
19.根据权利要求18所述的晶体管，其中，所述缓冲层将所述源极区和漏极区与所述半导电基片分开。
20.根据权利要求18所述的晶体管，其中，所述缓冲层在所述源极区与所述半导电基片之间；并且其中，所述缓冲层位于所述漏极区和所述半导电基片之间。
21.根据权利要求18所述的晶体管，其中所述第一量、第二量和第三量是不同的。
22.根据权利要求18所述的晶体管，其中，以所述第一量掺杂的所述半导体是掺杂有N型掺杂剂的半导体，以所述第二量掺杂的所述半导体是掺杂有N型掺杂剂的半导体，并且以所述第三量掺杂的半导体是掺杂有N型掺杂剂的半导体。
23.根据权利要求18所述的晶体管，其中，以所述第一量掺杂的所述半导体是掺杂有P型掺杂剂的半导体，以所述第二量掺杂的所述半导体是掺杂有P型掺杂剂的半导体，并且以所述第三量掺杂的所述半导体是掺杂有P型掺杂剂的半导体。
24.根据权利要求23所述的晶体管，其中，以所述第一量掺杂的所述半导体是以至少1019cm-3的硼浓度掺杂的金刚石。
25.根据权利要求24所述的晶体管，其中，以所述第二量掺杂的所述半导体是以1018cm-3或更小的硼浓度掺杂的金刚石，并且其中，以所述第三量掺杂的所述半导体是以1018cm-3或更小的硼浓度掺杂的金刚石。
26.根据权利要求18所述的晶体管，其中，以所述第一量掺杂的所述半导体是以至少1019cm-3的铝浓度掺杂的硅或碳化硅。
27.根据权利要求26所述的晶体管，其中，以所述第二量掺杂的所述半导体是以1018cm-3或更小的铝浓度掺杂的硅或碳化硅；并且其中，以所述第三量掺杂的所述半导体是以1018cm-3或更小的铝浓度掺杂的硅或碳化硅。
28.根据权利要求18所述的晶体管，其中，以所述第一量掺杂的所述半导体是掺杂有N型掺杂剂的金刚石，以所述第二量掺杂的所述半导体是掺杂有N型掺杂剂的金刚石，并且以所述第三量掺杂的所述半导体是掺杂有N型掺杂剂的金刚石，其中，所述第二量小于所述第一量，并且所述第三量小于所述第一量。
29.根据权利要求18所述的晶体管，其中，所述漂移区具有漂移区宽度，并且所述鳍区具有鳍宽，其中，所述漂移区宽度大于所述鳍宽。
30.一种晶体管，其包括：
源极和漏极区；
半导电鳍，该半导电鳍电耦合在所述晶体管的所述源极区与漏极区之间；
基片，该基片与所述源极和漏极区以及所述半导电鳍关联；
与所述半导电鳍关联的栅极结构和介电层，所述半导电鳍具有被所述栅极结构和所述介电层覆盖的至少一个表面，所述介电层使所述栅极结构与所述半导电鳍电绝缘；其中，
所述源极和漏极区包括掺杂有N型掺杂剂的金刚石，并且
所述半导电鳍包括掺杂有N型掺杂剂的金刚石，其中，所述半导电鳍的所述N型掺杂剂浓度小于所述源极和漏极区的所述N型掺杂剂浓度。
31.根据权利要求30所述的晶体管，其中，所述源极和漏极区包括以第一量掺杂的N型金刚石；并且其中，
所述半导电鳍包括以第二量掺杂的N型金刚石，所述第二量小于所述第一量。
32.根据权利要求31所述的晶体管，其中，所述N型掺杂剂是磷和/或氮。
33.根据权利要求31所述的晶体管，其中，以第一量掺杂的所述N型金刚石是以至少1019cm-3的N型掺杂剂浓度掺杂的金刚石；并且以所述第二量掺杂的所述N型金刚石是以1018cm-3或更小的N型掺杂剂浓度掺杂的金刚石。
34.一种制造金刚石晶体管的方法，包括：
在具有掺杂金刚石区的半导电沟道上用再生长的掺杂金刚石形成掺杂金刚石源极和漏极区；
干法蚀刻半导电沟道的掺杂金刚石区以形成鳍状沟道；
在鳍状沟道上沉积栅极介电材料以覆盖其表面；和
在沉积在鳍状沟道上的栅极介电材料上形成栅极触点。
35.根据权利要求34所述的方法，其中，所述掺杂金刚石源极和漏极区的第一P型掺杂剂浓度大于所述半导电沟道的所述掺杂金刚石区的第二P型掺杂剂浓度。
36.根据权利要求34所述的方法，其中，用再生长的金刚石形成所述源极区和漏极区包括：
通过在半导电沟道上的掺杂金刚石的化学气相沉积形成所述源极区和漏极区。
37.根据权利要求36所述的方法，其中，所述化学气相沉积是在所述半导电沟道上的掺杂金刚石的微波等离子体化学气相沉积。
38.根据权利要求34所述的方法，其中干法蚀刻包括在所述半导电沟道的所述掺杂金刚石区上使用电子束光刻。
39.根据权利要求38所述的方法，其中干法蚀刻还包括氧等离子体干蚀刻所述半导电沟道的所述掺杂金刚石区以形成所述鳍状沟道。
40.根据权利要求34所述的方法，其中，所述鳍状沟道的宽度小于500nm。
41.根据权利要求34所述的方法，其中所述掺杂金刚石源极区和漏极区包括掺杂有大于或等于1019cm-3的P型掺杂剂浓度的金刚石。
42.根据权利要求34所述的方法，其中，所述半导电沟道的所述掺杂金刚石区包括掺杂有P型掺杂剂浓度在1015cm-3至1018cm-3之间的金刚石。
43.根据权利要求41所述的方法，其中，所述P型掺杂剂是硼。
44.根据权利要求42所述的方法，其中，所述P型掺杂剂是硼。
45.一种制造金刚石晶体管的方法，包括：
通过在具有掺杂金刚石区的半导电沟道上将掺杂金刚石化学气相沉积形成掺杂金刚石源极区和漏极区；
干法蚀刻半导电沟道的掺杂金刚石区以形成鳍状沟道；
在鳍状沟道上沉积栅极介电材料以覆盖其表面；和
在沉积在鳍状沟道上的栅极介电材料上形成栅极触点。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10367086B2 (en) * 2017-06-14 2019-07-30 Hrl Laboratories, Llc Lateral fin static induction transistor
EP3432361B1 (en) * 2017-07-19 2022-05-04 Centre National De La Recherche Scientifique Diamond mis transistor
US10879125B2 (en) * 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
US11152483B2 (en) 2019-09-17 2021-10-19 Massachusetts Institute Of Technology Doped encapsulation material for diamond semiconductors
CN113437148B (zh) * 2020-03-23 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11222956B2 (en) * 2020-04-09 2022-01-11 Massachusetts Institute Of Technology Distributed current low-resistance diamond ohmic contacts
US11569375B2 (en) 2020-04-17 2023-01-31 Hrl Laboratories, Llc Vertical diamond MOSFET and method of making the same
CN111584345A (zh) * 2020-05-28 2020-08-25 西安电子科技大学芜湖研究院 一种提高碳化硅功率器件散热性能的制备方法
CN114267715A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 具有漂移区的高压无结FinFET器件及其制备方法
CN114284333A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 一种半导体结构、器件和制造方法
CN114267736A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 一种堆叠式全栅纳米片器件及其制造方法
CN114284334A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 具有超结结构的高压无结FinFET器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012924A (ja) * 2004-06-22 2006-01-12 Sharp Corp 電界効果トランジスタおよびその製造方法
JP2009194872A (ja) * 2008-02-18 2009-08-27 Systec:Kk 同一導電型静電誘導トランジスタを用いたプッシュプルパワーアンプ回路
US9224845B1 (en) * 2014-11-12 2015-12-29 Stmicroelectronics, Inc. Silicon carbide static induction transistor and process for making a silicon carbide static induction transistor
CN105580140A (zh) * 2013-09-30 2016-05-11 Hrl实验室有限责任公司 场效应晶体管和方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753938A (en) * 1996-08-08 1998-05-19 North Carolina State University Static-induction transistors having heterojunction gates and methods of forming same
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
JP4247377B2 (ja) * 2001-12-28 2009-04-02 独立行政法人産業技術総合研究所 薄膜トランジスタ及びその製造方法
US6764884B1 (en) 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US20060170053A1 (en) * 2003-05-09 2006-08-03 Yee-Chia Yeo Accumulation mode multiple gate transistor
JP4582542B2 (ja) 2005-02-02 2010-11-17 株式会社神戸製鋼所 ダイヤモンド電界効果トランジスタ及びその製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US8039301B2 (en) 2007-12-07 2011-10-18 The United States Of America As Represented By The Secretary Of The Navy Gate after diamond transistor
KR101009399B1 (ko) * 2008-10-01 2011-01-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그 제조방법
US8603924B2 (en) * 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US8507948B2 (en) * 2010-12-23 2013-08-13 Intel Corporation Junctionless accumulation-mode devices on prominent architectures, and methods of making same
US8349692B2 (en) 2011-03-08 2013-01-08 Globalfoundries Singapore Pte. Ltd. Channel surface technique for fabrication of FinFET devices
GB2498525A (en) * 2012-01-17 2013-07-24 Diamond Microwave Devices Ltd A diamond field effect transistor
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8629420B1 (en) * 2012-07-03 2014-01-14 Intel Mobile Communications GmbH Drain extended MOS device for bulk FinFET technology
JP5967572B2 (ja) * 2012-08-17 2016-08-10 国立研究開発法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法
US20140103439A1 (en) * 2012-10-15 2014-04-17 Infineon Technologies Dresden Gmbh Transistor Device and Method for Producing a Transistor Device
US8956942B2 (en) * 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
CN104576383B (zh) 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US9331204B2 (en) * 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
US10084080B2 (en) * 2015-03-31 2018-09-25 Stmicroelectronics, Inc. Vertical tunneling FinFET
KR102513081B1 (ko) * 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
WO2018212746A1 (en) * 2017-05-15 2018-11-22 Intel Corporation Device isolation
US10367086B2 (en) * 2017-06-14 2019-07-30 Hrl Laboratories, Llc Lateral fin static induction transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012924A (ja) * 2004-06-22 2006-01-12 Sharp Corp 電界効果トランジスタおよびその製造方法
JP2009194872A (ja) * 2008-02-18 2009-08-27 Systec:Kk 同一導電型静電誘導トランジスタを用いたプッシュプルパワーアンプ回路
CN105580140A (zh) * 2013-09-30 2016-05-11 Hrl实验室有限责任公司 场效应晶体管和方法
US9224845B1 (en) * 2014-11-12 2015-12-29 Stmicroelectronics, Inc. Silicon carbide static induction transistor and process for making a silicon carbide static induction transistor

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