CN115360232A - Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管及其制备方法 - Google Patents
Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管及其制备方法 Download PDFInfo
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Abstract
本发明公开了一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管及其制备方法，晶体管包括半导体Si衬底，半导体Si衬底上设有P型重掺杂半导体Ge的源区、N型重掺杂半导体Si的漏区和设于源区与漏区之间的STI氧化层；源区和漏区之间设有N型轻掺杂半导体Si的沟道区域和N型重掺杂半导体Si的Pocket区域，源区侧部设有嵌入到Pocket区域的半导体Ge凸起，嵌入的凸起形成Ge/Si异质结结构；沟道区域和Pocket区域之间设有异质栅电极，异质栅电极的侧部设有侧墙区，沟道区域和Pocket区域的表面设有栅介质层。本发明晶体管具有更高的开态电流、更陡峭的亚阈值摆幅斜率、更强的栅控能力、优秀的射频特性，同时能够抑制双极性电流，改善隧穿场效应晶体管亚阈值特性。
Description
技术领域
本发明属于半导体技术领域，涉及一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管及其制备方法。
背景技术
随着半导体器件技术的飞速发展，在按照摩尔定律将半导体器件缩放到纳米尺度的过程中，功耗是主要的障碍之一。单独一个器件的功耗并不会跟它的尺寸呈线性正相关，功耗降低的幅度是小于尺寸缩小的幅度的，因此单位面积上集成电路的功耗反而会随着器件特征尺寸的缩小而增加。解决这一问题，降低供电电压是降低功耗的有效途径。然而，在传统的金属氧化物半导体场效应晶体管(MOSFET)中，室温下亚阈值摆幅限制在60mV/decade这一限制阻止了电源电压的降低速度与半导体器件物理尺寸的缩放速度相同。同时在器件等比例缩小的过程中，器件出现了栅控能力不足、器件亚阈值性能退化等问题。
隧穿场效应晶体管（TFET）是基于量子力学带带隧穿原理。这种工作机制不受温度和载流子玻尔兹曼分布的影响，可以突破MOSFET器件亚阈值摆幅的限制，但是仍面临开态电流较低、双极性电流、以及器件射频特性较差等问题。
上述问题的存在，严重阻碍了器件进一步缩小，这显然与现代半导体产业所需要的低功耗器件不相适应。如何在保证器件拥有陡峭亚阈值斜率的同时，保证其同时拥有高的开态电流，更强的栅控能力，以及包括增大器件跨导、减少寄生电容、增强器件的射频特性，提高增益带宽乘积，截止频率和跨导频率乘积，同时抑制双极性电流的产生，改善器件关态性能，一直是相关行业追求的目标。
发明内容
本发明的目的在于克服现有技术中的不足，提供一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管及其制备方法，该结构晶体管具有更高的开态电流、更陡峭的亚阈值摆幅斜率、更强的栅控能力、优秀的射频特性，同时能够抑制双极性电流，改善隧穿场效应晶体管亚阈值特性。
为达到上述目的，本发明是采用下述技术方案实现的：
一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，晶体管包括半导体Si衬底，半导体Si衬底上设有P型重掺杂半导体Ge的源区、N型重掺杂半导体Si的漏区和设于源区与漏区之间的STI氧化层，所述STI氧化层分别与源区和漏区相连；源区和漏区之间设有N型轻掺杂半导体Si的沟道区域和N型重掺杂半导体Si的Pocket区域，源区侧部设有嵌入到Pocket区域的半导体Ge凸起，嵌入的凸起形成Ge/Si异质结结构；沟道区域和Pocket区域之间设有异质栅电极，异质栅电极的侧部设有侧墙区，沟道区域和Pocket区域的表面设有栅介质层。
可选的，P型掺杂的掺杂元素为B。
可选的，N型掺杂的掺杂元素包括As或Sb。
可选的，源区P型重掺杂的掺杂浓度为1×1020cm-3；漏区N型重掺杂的掺杂浓度为1×1018cm-3；沟道区域N型轻掺杂的掺杂浓度为1×1015～2×1016cm-3；Pocket区域N型重掺杂的掺杂浓度为1018cm-3～1019cm-3。
可选的，所述异质栅电极由两种或三种不同功函数的导电金属构成，异质栅电极所用的金属材料的功函数从源区向漏区逐渐增大，不同金属材料的功函数之间相差不得少于0.1 eV。
可选的，所述异质栅电极采用两种不同功函数的导电金属构成时，靠近源区的导电金属材料的长度为异质栅电极厚度的1/3，靠近漏区的导电金属材料的长度为异质栅电极厚度的2/3；所述异质栅电极采用三种不同功函数的导电金属构成时，三种导电金属材料的厚度相同，分别为异质栅电极厚度的1/3。
可选的，源区侧部凸起嵌入到Pocket区域的深度为8～10nm，嵌入到Pocket区域的凸起距离栅介质层3～5nm。
可选的，栅介质层采用介电常数为20～100的高介电常数材料，栅介质层包括厚度为2nm的HfO2或厚度为2～5nm的ZrO2。
可选的，侧墙区为氧化硅和氮化硅叠层，设于异质栅电极的两侧或四周；侧墙区设于异质栅电极的两侧时，侧墙区的厚度为80Å~100Å，侧墙区设于异质栅电极的四周时，侧墙区的厚度为50Å~60Å。
一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管的制备方法，包括：
采用刻蚀技术在半导体Si衬底一端刻蚀出凹槽形Pocket结构，并在凹槽内以及凹槽一侧淀积Ge材料；
利用淀积技术在半导体Si衬底上生成C4F8层，利用掩模曝光技术去除沟道区域和Pocket区域的C4F8层；
在抗蚀剂C4F8的作用下，利用反应离子刻蚀刻蚀出悬空区域；
通过HDP填充工艺在刻蚀后的半导体Si衬底上形成一层STI氧化物；
在悬空区域的表面，通过氧化或淀积形成栅介质层；
利用离子注入工艺，在半导体Si衬底淀积Ge材料的一端形成掺杂元素为B的P型重掺杂源区，另一端形成掺杂元素为As或Sb的N型重掺杂漏区，源区至漏区依此形成掺杂元素为As或Sb的N型重掺杂Pocket区域和掺杂元素为As或Sb的N型轻掺杂沟道区域；
利用淀积和刻蚀工艺，在栅介质层上，从源区至漏区淀积功函数依此增大的金属材料，淀积的金属材料配合所包含的栅介质层，形成器件的异质栅电极；
利用淀积和刻蚀工艺，在异质栅电极两侧或四周形成侧墙区。
与现有技术相比，本发明所达到的有益效果：
本发明提供一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管及其制备方法，在沟道区域靠近源区的区域部分形成凹槽型Pocket区域，凸起以及源区采用锗材料，其禁带宽度窄，载流子质量小，可以提高隧穿几率，同时，凹槽型Pocket结构的引入减小了隧穿势垒和隧穿距离，实现了更为陡峭的隧穿结，并减少界面陷阱的产生和栅极泄露，降低器件功耗，提高器件射频特性；
本发明采用了高介电常数材料作为栅介质层，栅介质层越厚，电子隧穿几率越小，栅介质层材料介电常数越大，栅控能力越强；
本发明采用了栅介质层包裹沟道区域和Pocket区域的围栅结构，围栅结构具有更强的栅控能力，获得了更好的驱动能力、亚阈值特性以及器件射频特性；
本发明的异质栅电极材料采用两种或三种不同功函数的金属，由于隧穿场效应晶体管的开态特性由靠近源区一侧材料决定，而关态特性和双极特性由漏区一侧材料决定，通过不同区域的采用不同功函数的异质栅电极金属材料，改变源-沟处隧穿能带结构；靠近源区一侧采用低功函数的金属材料，减小隧穿距离从而提高开态电流、亚阈值特性和射频特性；靠近漏区一侧采用高功函数金属材料，抑制双极性电流的产生；
本发明栅介质层大于50%的长度未被异质栅电极包裹时，栅控能力更强，增益带宽、截止频率和跨导频率乘积等射频参数均更加优越；栅介质层不小于50%的长度被异质栅电极包裹时，其射频特性更优；
本发明的STI氧化物用于与硅隔离，避免器件的侧墙漏电流产生；
本发明的栅极两侧或四周具有侧墙，用于保护栅极、分隔源漏离子注入区域、以及防止源漏穿透问题的产生。
附图说明
图1所示为本发明实施例Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管的结构示意图；
图2所示为图1的截面示意图；
图3所示为本发明图1中凹槽型Pocket区域截面示意图；
图4所示为本发明工艺流程图。
图中，101、半导体Si衬底；102、STI氧化层；103、沟道区域；1031、Pocket区域；104、漏区；105、栅介质层；106、源区；107、异质栅电极；108、侧墙区。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、 “底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
实施例一
如图1和图4所示，一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，晶体管包括半导体Si衬底101，半导体Si衬底101上设有掺杂元素为B掺杂浓度为1×1020 cm-3的P型重掺杂半导体Ge的源区106、掺杂元素为As掺杂浓度为1×1018 cm-3的N型重掺杂半导体Si的漏区104和设于源区106与漏区104之间的STI氧化层102，STI氧化层102分别与源区106和漏区104相连，源区106和漏区104高于STI氧化层102。
源区106和漏区104之间设有掺杂元素为As掺杂浓度为1×1015cm-3的N型轻掺杂半导体Si的沟道区域103和掺杂元素为As掺杂浓度为1018 cm-3N型重掺杂半导体Si的Pocket区域1031，Pocket区域1031与源区106相连，沟道区域103与漏区104相连；源区106侧部设有嵌入到Pocket区域1031嵌入深度为8nm的半导体Ge凸起，嵌入的凸起形成Ge/Si异质结结构。
沟道区域103和Pocket区域1031之间设有异质栅电极107，异质栅电极107的下端与STI氧化层102相连，异质栅电极107由金属铝和金属铜两种不同功函数的导电金属构成，异质栅电极107所用的金属材料的功函数从源区106向漏区104逐渐增大，不同金属材料的功函数之间相差不得少于0.1eV；靠近源区106的导电金属材料的厚度为异质栅电极107厚度的1/3，靠近漏区104的导电金属材料的长度为异质栅电极107厚度的2/3。
异质栅电极107两侧设有侧墙区108，侧墙区为氧化硅和氮化硅叠层，氮化硅层设于氧化硅层上，侧墙区的厚度为80Å~100Å；侧墙区108分别与源区106和漏区104之间设有栅介质层105，栅介质层105覆盖于沟道区域103和Pocket区域的表面，沟道区域103和Pocket区域1031小于50%的面积被栅介质层105覆盖，侧墙区108与沟道区域103、Pocket区域1031、STI氧化层102和栅介质层105相连，栅介质层105距离半导体Ge凸起3nm，栅介质层105采用介电常数为20～100的高介电常数材料，栅介质层105为厚度为2 nm的HfO2。
实施例二
如图1和图4所示，一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，晶体管包括半导体Si衬底101，半导体Si衬底101上设有掺杂元素为B掺杂浓度为1×1020 cm-3的P型重掺杂半导体Ge的源区106、掺杂元素为Sb掺杂浓度为1×1018 cm-3的N型重掺杂半导体Si的漏区104和设于源区106与漏区104之间的STI氧化层102，STI氧化层102分别与源区106和漏区104相连，源区106和漏区104高于STI氧化层102。
源区106和漏区104之间设有掺杂元素为Sb掺杂浓度为2×1016cm-3的N型轻掺杂半导体Si的沟道区域103和掺杂元素为Sb掺杂浓度为1019 cm-3N型重掺杂半导体Si的Pocket区域1031，Pocket区域1031与源区106相连，沟道区域103与漏区104相连；源区106侧部设有嵌入到Pocket区域1031嵌入深度为10nm的半导体Ge凸起，嵌入的凸起形成Ge/Si异质结结构。
沟道区域103和Pocket区域1031之间设有异质栅电极107，异质栅电极107的下端与STI氧化层102相连，异质栅电极107由金属铝、金属铜、金属铍三种不同功函数的导电金属构成，异质栅电极107所用的金属材料的功函数从源区106向漏区104逐渐增大，不同金属材料的功函数之间相差不得少于0.1eV；三种导电金属材料的长度相同，分别为异质栅电极107长度的1/3。
异质栅电极107四周设有侧墙区108，侧墙区为氧化硅和氮化硅叠层，氮化硅层设于氧化硅层上，侧墙区的厚度为50Å~60Å；侧墙区108分别与源区106和漏区104之间设有栅介质层105，栅介质层105与沟道区域103和Pocket区域1031相连，沟道区域103和Pocket区域1031大于50%的面积被栅介质层105覆盖，侧墙区108与沟道区域103、Pocket区域1031、STI氧化层102和栅介质层105相连，栅介质层105距离半导体Ge凸起5nm，栅介质层105采用介电常数为20～100的高介电常数材料，栅介质层105为厚度为2～5 nm的ZrO2。
实施例三
如图1至图4所示，基于实施例一和实施例二所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，本实施例提供一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管的制备方法，包括以下步骤：
S1，采用刻蚀技术在半导体Si衬底一端刻蚀出凹槽形Pocket结构，并在凹槽内以及凹槽一侧淀积Ge材料；
S2，利用淀积技术在半导体Si衬底上生成C4F8层，利用掩模曝光技术去除沟道区域和Pocket区域的C4F8层；
S3，在抗蚀剂C4F8的作用下，利用反应离子刻蚀刻蚀出悬空区域；
S4，通过HDP填充工艺在刻蚀后的半导体Si衬底上形成一层STI氧化物，用于与硅隔离，避免器件的侧墙漏电流产生；
S5，在悬空区域的表面，通过氧化或淀积形成栅介质层；
S6，利用离子注入工艺，在半导体Si衬底淀积Ge材料的一端形成掺杂元素为B的P型重掺杂源区，另一端形成掺杂元素为As或Sb的N型重掺杂漏区，源区至漏区依此形成掺杂元素为As或Sb的N型重掺杂Pocket区域和掺杂元素为As或Sb的N型轻掺杂沟道区域；
S7，利用淀积和刻蚀工艺，在栅介质层上，从源区至漏区淀积功函数依此增大的金属材料，在靠近源区的一侧，淀积金属铝，在靠近漏区的一侧，淀积金属铜，淀积的金属材料配合所包含的栅介质层，形成器件的异质栅电极；
S8，利用淀积和刻蚀工艺，在异质栅电极表面依此淀积一层氧化硅和氮化硅，并利用刻蚀工艺，去除栅结构顶部氧化硅和氮化硅，在栅极两侧形成侧墙。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (10)
1.一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：晶体管包括半导体Si衬底，半导体Si衬底上设有P型重掺杂半导体Ge的源区、N型重掺杂半导体Si的漏区和设于源区与漏区之间的STI氧化层，所述STI氧化层分别与源区和漏区相连；源区和漏区之间设有N型轻掺杂半导体Si的沟道区域和N型重掺杂半导体Si的Pocket区域，源区侧部设有嵌入到Pocket区域的半导体Ge凸起，嵌入的凸起形成Ge/Si异质结结构；沟道区域和Pocket区域之间设有异质栅电极，异质栅电极的侧部设有侧墙区，沟道区域和Pocket区域的表面设有栅介质层。
2.根据权利要求1所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：P型掺杂的掺杂元素为B。
3.根据权利要求2所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：N型掺杂的掺杂元素包括As或Sb。
4.根据权利要求3所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：源区P型重掺杂的掺杂浓度为1×1020 cm-3；漏区N型重掺杂的掺杂浓度为1×1018cm-3；沟道区域N型轻掺杂的掺杂浓度为1×1015～2×1016cm-3；Pocket区域N型重掺杂的掺杂浓度为1018 cm-3～1019 cm-3。
5.根据权利要求1所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：所述异质栅电极由两种或三种不同功函数的导电金属构成，异质栅电极所用的金属材料的功函数从源区向漏区逐渐增大，不同金属材料的功函数之间相差不得少于0.1eV。
6.根据权利要求5所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：所述异质栅电极采用两种不同功函数的导电金属构成时，靠近源区的导电金属材料的长度为异质栅电极厚度的1/3，靠近漏区的导电金属材料的长度为异质栅电极厚度的2/3；所述异质栅电极采用三种不同功函数的导电金属构成时，三种导电金属材料的厚度相同，分别为异质栅电极厚度的1/3。
7.根据权利要求1所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：源区侧部凸起嵌入到Pocket区域的深度为8～10 nm，嵌入到Pocket区域的凸起距离栅介质层3～5 nm。
8.根据权利要求1所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：栅介质层采用介电常数为20～100的高介电常数材料，栅介质层包括厚度为2 nm的HfO2或厚度为2～5 nm的ZrO2。
9.根据权利要求1所述的一种Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管，其特征在于：侧墙区为氧化硅和氮化硅叠层，设于异质栅电极的两侧或四周；侧墙区设于异质栅电极的两侧时，侧墙区的厚度为80Å~100Å，侧墙区设于异质栅电极的四周时，侧墙区的厚度为50Å~60Å。
10.一种根据权利要求1至9任意一项所述的Pocket结构的Si/Ge异质结围栅隧穿场效应晶体管的制备方法，其特征在于，包括：
采用刻蚀技术在半导体Si衬底一端刻蚀出凹槽形Pocket结构，并在凹槽内以及凹槽一侧淀积Ge材料；
利用淀积技术在半导体Si衬底上生成C4F8层，利用掩模曝光技术去除沟道区域和Pocket区域的C4F8层；
在抗蚀剂C4F8的作用下，利用反应离子刻蚀刻蚀出悬空区域；
通过HDP填充工艺在刻蚀后的半导体Si衬底上形成一层STI氧化物；
在悬空区域的表面，通过氧化或淀积形成栅介质层；
利用离子注入工艺，在半导体Si衬底淀积Ge材料的一端形成掺杂元素为B的P型重掺杂源区，另一端形成掺杂元素为As或Sb的N型重掺杂漏区，源区至漏区依此形成掺杂元素为As或Sb的N型重掺杂Pocket区域和掺杂元素为As或Sb的N型轻掺杂沟道区域；
利用淀积和刻蚀工艺，在栅介质层上，从源区至漏区淀积功函数依此增大的金属材料，淀积的金属材料配合所包含的栅介质层，形成器件的异质栅电极；
利用淀积和刻蚀工艺，在异质栅电极两侧或四周形成侧墙区。
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