DE3936668C2 - - Google Patents

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Description

Die Erfindung bezieht sich auf eine Hochspannungstransistor- Anordnung in CMOS-Technologie nach dem Oberbegriff des Anspruchs 1.
Um in einem üblicherweise schwach-dotierten Halbleitersubstrat eines ersten Leitungstyps neben Transistoren mit stark-do­ tierten Drain- und Sourcezonen des zweiten Leitungstyps auch Transistoren mit stark-dotierten Drain- und Sourcezonen des ersten Leitungstyps integrieren zu können, sind um diese Zonen als Wannen ausgebildete Bereiche der zweiten Leitfähigkeit in das Substrat eingelagert. Solche Standard-CMOS-Prozesse für hochintegrierte Schaltungen (VLSI) werden z. B. in einem Buch von G. Zimmer, CMOS-Technologie, Oldenburg 1982, beschrieben.
Die Dotierungen des Substrats und der Wanne sowie die Ein­ dringtiefe der Wanne in das Substrat und die Eindringtiefe der Drain- und Sourcegebiete der Transistoren sind bei für die Hochintegration geeigneten CMOS-Technologien so bemessen, daß die Durchbruchspannung der Transistoren je nach Anwendung bis ca. 8 Volt bei reinen Digitalanwendungen und bis ca. 15 V bei gemischten Analog-Digital-Anwendungen oder reinen Analoganwen­ dungen reicht.
Für viele Anwendungen ist es wünschenswert Schaltungen einzu­ setzen, die die Vorteile der CMOS-Technologie aufweisen aber höheren Spannungen standhalten.
Um höhere Spannungsfestigkeit als bei den für die Hochintegra­ tion geeigneten und verwendeten CMOS-Technologien realisieren zu können, stehen zwei Wege offen.
Entweder die Verwendung größere Strukturen der Transistorele­ mente mit höheren Eindringtiefen, sowie niedrigerer Dotierung von Substrat und Wanne, wodurch die Raumladungszonen größer werden und die Transistoren in größerem Abstand voneinander plaziert werden müssen. Eine solche Technologie eignet sich nicht für die Hochintegration. Oder der Aufbau der Transistoren muß mit zusätzlichen Lithographie- und Prozeßschritten modifi­ ziert werden, wodurch die Herstellung der Schaltungen aufwen­ diger und teuerer wird.
Mit der Offenlegungsschrift DE 29 40 954 ist ein Verfahren zur Herstellung von Hochspannungs-MOS-Transistoren enthaltenden MOS-integrierten Schaltkreisen bekannt geworden, das es ge­ stattet, komplementäre Transistoren (CMOS-Transistoren) herzu­ stellen.
Bei diesem Verfahren werden die von der CMOS-Technologie üblichen Transistoren mit zusätzlichen Prozeßschritten modifiziert. Zur Herstellung z. B. eines n-Kanal Hochspannungstransistors in einem p-Substrat werden nach der bekannten DMOS-Technologie (double diffused MOS) zwei zusätzliche Zonen in das Substrat eingebracht, wobei eine p-leitende Zone die n⁺-leitende Source-Zone und eine n-leitende Zone die n⁺-leitende Drainzone des Transistors umgibt. Durch das zwischen der eingebrachten p-leitenden und der eingebrachten n-leitenden Zone stehengebliebene Gebiet des p--leitenden Halbleitersubstrates wird eine Driftzone für den n-Kanal-Hochspannungstransistor gebildet. Die n-leitende Zone wirkt als Pinchwiderstand, wodurch ein Durchbruch des Transistors erst bei höheren Spannungen auftritt.
Bei Herstellung solcher Transistoren sind zusätzliche Maskierungsschritte ein Dotier- und ein Nachdiffusionsschritt zu den Prozeßschritten eines üblichen CMOS-Prozesses erforderlich.
Anordnungen nach dem Oberbegriff des Anspruchs 1 sind aus IEEE Transactions on Electron Devices, Vol. ED-33, No. 12, 1986, S. 1985-1990, und dem Buch von G. Zimmer, CMOS-Technlogie, Oldenburg 1982, S. 184/185, bekannt.
Der Erfindung liegt die Aufgabe zugrunde, die im Oberbegriff des Anspruchs 1 angegebene Transistoranordnung so weiterzubilden, daß ein Transistor bereitgestellt wird, der eine wesentlich höhere Durchbruchsspannung aufweist und der ohne zusätzliche Prozeßschritte mit Hilfe des Standard-CMOS-Prozesses hergestellt werden kann.
Diese Aufgabe wird bei einer gattungsgemäßen Anordnung durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Dadurch kann sich die Raumladungszhone am drainseitigen pn-Übergang in beide Richtungen aus­ dehnen, so daß das Feldstärkemaximum erniedrigt und somit die Durch­ bruchsspannung des Transistors erhöht wird.
Im Anspruch 2 ist eine vorteilhafte Weiterbildung der Erfindung gekennzeichnet. Um die Spannungsfestigkeit einer integrierten Schaltung mit erfindungsgemäßen Transistor-Anordnungen zu erhöhen, sind die Transistoren zur Vermeidung von parasitären Stromkanälen durch Feldimplantations-Zonen entkoppelt. Diese dotierten Zonen werden durch Ionenimplantation hergestellt.
Kurze Beschreibung der Zeichnungen
Nachfolgend wird die Erfindung anhand von 5 Zeichnungen näher erläutert. Es zeigen:
Fig. 1 Aufbau zweier komplementärer Transistoren, in Standard-CMOS-Technologie
Fig. 2 Hochspannungstransistoranordnung gemäß dem Stand der Technik
Fig. 3 Aufbau einer weiteren Hochspannungstransistoranordnung
Fig. 4 Meßprotokoll eines Kennlinienfeldes dieser Hochspannungstransistoranordnung
Fig. 5 die erfindungsge­ mäße Hochspannungstransistoranordnung
Der Aufbau eines Paares bekannter komplementärer Transistoren 1 und 3, wie sie mit einem Standard-CMOS-Prozeß in N-Wannentech­ nologie, in einem schwach p-dotierten Substrat 2, hergestellt werden können, ist in Fig. 1 dargestellt. Diese Transistoren eignen sich für Anwendungen im Niederspannungsbereich bis maximal ca. 15 V. Sie bestehen aus den Sourcezonen 24 und den Drainzonen 8, die im Fall des NMOS-Transistors 1 eine starke n-Dotierung und im Falle des PMOS-Transistors 3 eine starke p-Dotierung aufweisen. Die Sourcezone 24 und die Drainzone 8 des PMOS-Transistors sind von einem n-dotierten Bereich umge­ ben, der als N-Wanne 4 bezeichnet wird. Unter dem Feldoxid 9 befinden sich die mit Hilfe der Ionenimplantation hergestellten Bereiche 7, die als Feldimplantation 7 bezeichnet werden und der Vermeidung von parasitären Stromkanälen zwischen den Transistoren dienen. Der leitende Kanal 5 des NMOS-Transistors ist zur Einstellung der Schwellenspannung durch Ionenimplanta­ tion p-dotiert. Dabei wird das durch feste Oberflächenladungszu­ stände abgesenkte Leitungsband angehoben. Eine entsprechende Schwellenspannungsimplantation wird auch beim leitenden Kanal 6 des PMOS-Transistors durchgeführt.
In üblicher Weise sind die Sourceelektroden 21, die Drainelektroden 22 und die Gateelektroden 23 angeordnet.
In Fig. 2 ist ein Hochspannungstransistor 20 nach dem Stand der Technik dargestellt, der durch zusätzliche Prozeßschritte in CMOS-Technologie hergestellt werden kann. Übereinstimmende Elemente dieses NMOS-Transistors 20 mit dem NMOS-Transistor 1 aus Fig. 1 tragen die gleiche Bezeichnung. Die Transistoran­ ordnung 20 weist unterschiedlich dotierte Bereiche 4 und 30 auf, wobei der Bereich 4, der die Drainzone 8 umgibt n-dotiert ist und in einem Prozeßschritt mit den n-Wannen der Nieder­ spannungstransistoren hergestellt wird und der Bereich 30, der die Sourcezone 24 umgibt, mit zusätzlichen Prozeßschritten hergestellt werden muß. Diese beiden Bereiche verändern die elektronischen Eigenschaften der Anordnung derart, daß die Durchbruchspannung des Transistors 20 wesentlich höher als bei einem in Fig. 1 dargestellten Niederspannungs-NMOS-Transistor 1 liegt. Mit der Anordnung sind Durchbruchspannungen von mehreren hundert Volt erzielbar.
In vielen Fällen ist es erforderlich Spannungen zu verarbeiten, die zwischen den mit Niederspannungstransistoren und den mit Hochspannungstransistoren erreichbaren Spannungen liegen. Der Einsatz von Hochspannungstransistoren ist in diesen Fällen mit unverhältnismäßig hohen Kosten verbunden.
Eine Transistoranordnung 10, die gerade in diesem Zwischenbereich eingesetzt werden kann, ist in Fig. 3 gemeinsam mit einem NMOS-Niederspannungstransistor 1 und einem PMOS-Niederspannungstransistor 3 in N-Wannentechnologie abge­ bildet. Gleiche Bezugsziffern verweisen auf gleiche Elemente der Anordnungen. Der Hochspannungstransistor 10, ist wie ein NMOS-Niederspannungstransistor, jedoch mit einer die Drainzone umschließenden n-Wanne 4 als Driftzone (Pinch-Widerstand) im p-Substrat aufgebaut.
Die Sourcezone 24 des Transistors ist unmittelbar von p-Sub­ strat umgeben. Da die Driftzone 4, welche die Drainzone 8 umgibt, gleichzeitig mit der zur Ausbildung der n-Wanne 4 für den Niederspannungstransistor 3 verwendeten Dotierung herge­ stellt wird, ist der Hochspannungstransistor vollständig mit den Prozeßschritten der Standard-CMOS-Technolo­ gie herstellbar. Da er die p-Dotierung für die DMOS-Technologie (nach Fig. 2) nicht aufweist, sind mit diesem Transistor 10 nicht so hohe Durchbruchspannungen wir mit dem Transistor 20 in Fig. 2 erzielbar, jedoch reichen die mit der für die Hochintegration geeigneten CMOS-Technologie erreichba­ ren Spannungen von mehr als 50 Volt für Anwendungen wie zum Beispiel in der Automobilindustrie oder für Industriesteuerun­ gen aus.
In Fig. 4 ist das Kennlinienfeld dieser Anordnung dargestellt. In vertikaler Richtung ist die Größe des Drainstromes ID, in Einheiten von mA, in horizontaler Richtung die Drain-Source-Spannung VDS in Volt aufgetragen, wobei eine Einheit 5 Volt darstellt. Bis zu einer Drain-Source-Spannung von 50 V bleibt der Transistor im Sättigungsbereich, so daß die Durchbruchspannung weit oberhalb 50 Volt liegt.
Eine erfindungsgemäße Hochspannungstransistoranordnung ist i Fig. 5 dargestellt.
Die leitende Kanalzone 5 ist nur nur teilweise mit Hilfe der Schwellenimplantation dotiert. Der dotierte Bereich beginnt bei der Sourcezone 24 und endet zwischen der Sourcezone 24 und der die Drainzone 8 umgebenden Driftzone 4. In der dadurch entstehenden Lücke reicht das niedrig dotierte Substrat 2 bis an die Oberfläche heran. Mit dieser Weiterentwicklung kann eine Durchbruchspannung von über 100 V erreicht werden. Sie wird hergestellt, indem die Maske, die während der Ionenimplantation für die Einstellung der Schwellenspannung des Transistors verwendet wird, so gestaltet wird, daß sie einen Teil des Kanals abdeckt.
Falls für die Schwellenimplantation für NMOS-Transistoren in der Technologie ohnehin eine Maske vorgesehen ist, muß nur diese Maske an der entsprechenden Stelle des Transistors geeignet ausgelegt werden, so daß kein zusätzlicher Prozeß­ schritt zur Standard-CMOS-Technologie erforderlich ist. Nur in dem Fall, bei dem die Schwellenspannungsimplantationen für die Kanäle 5 und 6 gemeinsam, getrennt von der Feldimplantation 7 ausgeführt werden, ist beim Standardprozeß keine Maske für die Schwellenspannungsimplantation nötig. Bei dieser Variante des Standardprozesses wird eine zusätzliche Maske benötigt, um den Kanal im Bereich der Lücke zwischen Kanalimplantation und Drainzone für den Hochspannungstransistor abzudecken.
Die bisherige Darstellung der Ausführungsbeispiele, die sich auf die n-Wannen-Technologie, in einen p-dotierten Substrat konzentriert, soll keine Beschränkung des allgemeinen Falls darstellen. Mit entsprechender Umkehrung der Dotierungsart erhält man die p-Wannen-Technologie im n-dotierten Substrat.
Die Herstellung der beschriebenen erfindungsgemäßen Transi­ storanordnungen ist kompatibel sowohl mit der Herstellung von N- und P-Kanal-Niederspannungstransistoren als auch mit der Herstellung von Bipolartransistoren.

Claims (2)

1. Hochspannungstransistor-Anordnung in CMOS-Technologie, mit einem schwach-dotierten Halbleitersubstrat (23) eines ersten Leitungstyps, mit in Wannen (4) eines dem Leitungstyp des Substrats entgegengesetzten, zweiten Leitungstyps, angeordneten ersten Transistoren (3) mit stark-dotierten Drain- und Sorucezonen des ersten Leitungstyps, und mit wenigstens einem zweiten Transistor (10) mit stark dotierten Drain- uund Sourcezonen des zweiten Leitungstyps, bei welchem die Drainzone (8) substratseitig von einer Driftzone (4) des zweiten Leitungstyps und die Sourcezone (24) unmittelbar vom Substrat umgeben ist, dadurch gekennzeichnet, daß die leitende Kanalzone (5) des zweiten Transistors einen Bereich aufweist, der den Leitungstyp des Substrats aufweist, der jedoch höher als dieses dotiert ist und der ausgehend von der Sourcezone des zweiten Transistors zwischen der Sourcezone (24) und der Driftzone (4) endet, so daß in der verbleibenden Lücke bis zur Driftzone das niedrigdotierte Substrat (2) bis an die Oberfläche heranreicht.
2. Hochspannungstransistor-Anordnung nach Anspruch 1, dadurch dadurch gekennzeichnet, daß die Transistoren im Substrat (2) durch Feldimplantations-Zonen (7) entkoppelt sind.
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