CN109599387A - 静电放电保护电路及其结构和工作方法 - Google Patents

静电放电保护电路及其结构和工作方法 Download PDF

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Abstract

本发明提供一种静电放电保护电路及其结构和工作方法，其中电路包括：第一电路，第一电路包括第一MOS晶体管、第一电阻和第一电容，所述第一电阻两端分别与第一MOS晶体管的源极和栅极连接，第一电容两端分别与第一MOS晶体管的栅极和漏极连接；第二电路，第二电路包括第二MOS晶体管、第二电阻和第二电容，第二电阻两端分别与第二MOS晶体管的栅极和源极连接，第二电容两端分别与第二MOS晶体管的漏极和栅极连接。静电放电电路的保持电压较高，从而能够使静电释放之后，静电放电电路能够关闭，从而不容易影响需要保护的芯片的正常工作。同时，静电放电保护电路的触发电压较低，从而能够使静电放电保护电路容易导通，进而能够增强对需要保护的芯片的保护性能。

Description

静电放电保护电路及其结构和工作方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护电路及其结构和工作方法。
背景技术
静电是一种客观存在的自然现象，产生的方式有多种，如接触、摩擦、电器间感应等。静电具有长时间积聚、高电压、低电量、小电流和作用时间短的特点。
对于电子产品而言，静电放电(Electrostatic discharge，ESD)是影响集成电路可靠性的一个主要因素。静电放电是一种电荷的快速中和过程。由于静电电压很高会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭静电的损害，静电放电保护电路也设计于集成电路中。
静电放电保护电路的原则为：静电放电保护电路不影响芯片的正常工作；在静电放电发生时，静电荷会在所述芯片引脚产生高电压，静电放电保护电路形成低阻状态，使静电电荷释放；同时将芯片引脚钳位在较低的电压水平，从而保护芯片不受静电放电的破坏。
然而，现有的静电保护电路具有稳定性差的缺点。
发明内容
本发明解决的问题是提供一种静电放电保护电路及其结构和工作方法，能够提供静电放电保护电路的稳定性。
为解决上述问题，本发明技术方案提供一种静电放电保护电路，包括：第一电路，所述第一电路包括多个串联的第一MOS晶体管、多个第一电阻和多个第一电容；所述多个串联的第一MOS晶体管中，多个第一MOS晶体管通过第一MOS晶体管源极与另一第一MOS晶体管的漏极连接实现串联；所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的漏极连接的源极为第一源极端，所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的源极连接的漏极为第一漏极端；每个第一MOS晶体管中，第一MOS晶体管的衬底与源极连接；所述多个第一电阻中，各第一电阻的两端分别与一个第一MOS晶体管的源极和栅极连接；所述多个第一电容中，各第一电容的两端分别与一个第一MOS晶体管的栅极和漏极连接；第二电路，所述第二电路包括多个串联的第二MOS晶体管、多个第二电阻和多个第二电容；所述多个串联的第二MOS晶体管中，多个第二MOS晶体管通过第二MOS晶体管源极与另一第二MOS晶体管的漏极连接实现串联；所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的漏极连接的源极为第二源极端，所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的源极连接的漏极为第二漏极端，所述第二漏极端与所述第一漏极端连接；每个所述第二MOS晶体管中，第二MOS晶体管的衬底与源极连接；所述多个第二电阻中，各第二电阻的两端分别与一个第二MOS晶体管的栅极和源极连接；所述多个第二电容中，各第二电容的两端分别与一个第二MOS晶体管的漏极和栅极连接。
可选的，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为PMOS晶体管。
可选的，所述第一电容包括外接电容，所述第一电阻包括寄生电阻；或者，所述第一电容包括外接电容，所述第一电阻包括寄生电阻；所述第二电容包括外接电容，所述第二电阻包寄生电阻；或者，所述第二电容包括外接电容，所述第二电阻包括寄生电阻。
可选的，所述第一电路中第一MOS晶体管的个数为2个～9个；所述第二电路中第二MOS晶体管的个数为2个～9个。
本发明技术方案还提供一种静电放电保护结构，包括：衬底，所述衬底包括第一区域和第二区域；位于所述衬底第一区域的多个串联的第一MOS晶体管，所述第一MOS晶体管包括：位于所述第一区域衬底上的第一栅极，位于所述第一栅极两侧衬底中的第一源区和第一漏区；多个第一MOS晶体管通过一个第一MOS晶体管的第一源区和另一MOS晶体管的第一漏区电连接实现串联；所述多个串联的第一MOS晶体管中未与第一漏区电连接的第一源区为第一器件链源区，所述多个串联的第一MOS晶体管中未与第一源区电连接的第一漏区为第一器件链漏区；各第一MOS晶体管中，第一栅极下方衬底与第一源区电连接；位于所述衬底第一区域的第一外接电阻和第一外接电容中的一者或两者组合，所述第一外接电阻位于所述第一区域衬底中，所述第一外接电阻包括位于所述第一区域衬底中的第一外接电阻输入部和第一外接电阻输出部，各第一外接电阻输入部与一个第一MOS晶体管的第一源区电连接，且所述第一外接电阻输出部与该第一MOS晶体管的第一栅极电连接，所述第一外接电容包括位于第一区域衬底上的第一输入极板，位于第一输入极板上的第一介质层，位于所述第一介质层上的第一输出极板；各第一外接电容的第一输入极板与一个第一MOS晶体管的第一栅极电连接，且第一输出极板与该第一MOS晶体管的第一漏区电连接；
位于所述衬底第二区域的多个串联的第二MOS晶体管，所述第二MOS晶体管包括：位于所述第二区域衬底上的第二栅极，位于所述第二栅极两侧衬底中的第二源区和第二漏区；多个第二MOS晶体管通过一个第二MOS晶体管的第二源区和另一第二MOS晶体管的第二漏区电连接实现串联；所述多个串联的第二MOS晶体管中未与第二漏区电连接的第二源区为第二器件链源区，所述多个串联的第二MOS晶体管中未与第二源区电连接的第二漏区为第二器件链漏区，所述第二器件链漏区与所述第一器件链漏区电连接；各第二MOS晶体管中，第二栅极下方衬底与第二源区电连接；
位于所述衬底第二区域的第二外接电阻和第二外接电容中的一者或两者组合，所述第二外接电阻包括位于所述第二区域衬底中的第二外接电阻输入部和第二外接电阻输出部，各第二外接电阻输入部与一个第二MOS晶体管的第二源区电连接，且第二外接电阻输出部与该第二MOS晶体管的第二栅极电连接，所述第二外接电容包括位于第二区域衬底上的第二输入极板，位于第二输入极板上的第二介质层，位于所述第二介质层上的第二输出极板；各第二外接电容的第二输入极板与一个第二MOS晶体管的第二栅极电连接，且第二输出极板与该第二MOS晶体管的第二漏区电连接。
可选的，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为PMOS晶体管。
可选的，所述第一MOS晶体管包括：位于所述第一区域衬底和第一栅极之间的第一栅介质层；位于所述第二区域衬底和第二栅极之间的第二栅介质层。
可选的，所述第一区域具有第一外接电容和第一外接电阻；所述第二区域具有第二外接电容和第二外接电阻。
可选的，多个第一MOS晶体管沿第一MOS晶体管沟道长度方向排列，所述第一MOS晶体管还包括：位于所述第一区域衬底中的第一阱区，所述第一栅极位于所述第一阱区上，所述第一源区和第一漏区分别位于所述第一栅极两侧的第一阱区中，相邻第一阱区之间具有第一隔离区，所述第一隔离区与所述第一阱区的导电类型相反，多个第一MOS晶体管的第一隔离区电连接。
可选的，所述第一阱区的导电类型为N型，所述第一隔离区的导电类型为P型，多个第一隔离区接地。
可选的，多个第二MOS晶体管沿第二MOS晶体管的沟道长度方向排列；所述第二MOS晶体管还包括：位于所述第二区域衬底中的第二阱区，所述第二栅极位于所述第二阱区上，所述第二源区和第二漏区分别位于所述第二栅极两侧的第二阱区中，相邻第二阱区之间具有第二隔离区，所述第二隔离区与所述第二阱区的导电类型相反。
可选的，所述第二阱区的导电类型为N型，所述第二隔离区的导电类型为P型，多个第二隔离区接地。
可选的，还包括：位于所述第一区域和第二区域衬底上的介质层，所述介质层覆盖所述第一栅极和第二栅极侧壁；位于所述介质层中的第一源插塞，所述第一源插塞连接所述第一源区；位于所述介质层中的第一漏插塞，所述第一漏插塞连接所述第一漏区；位于所述介质层中的第二源插塞，所述第二源插塞连接所述第二源区；位于所述介质层中的第二漏插塞，所述第二漏插塞连接所述第二漏区。
可选的，所述第一区域具有第一外接电容；所述静电放电保护结构还包括：位于所述介质层中的第一栅极插塞，所述第一栅极插塞连接所述第一栅极；连接所述第一栅极插塞与所述第一源插塞之间的第一连接线。
可选的，所述第二区域具有第二外接电容，所述静电放电保护结构还包括：位于所述介质层中的第二栅极插塞，所述第二栅极插塞连接所述第二栅极；连接所述第二栅极插塞与所述第二源插塞之间的第二连接线。
可选的，所述第一MOS晶体管包括第一阱区，所述第二MOS晶体管包括第二阱区；所述静电放电保护结构还包括：位于所述衬底中的第一轻掺杂阱区，所述第一轻掺杂阱区的导电类型与所述第一阱区的导电类型相反，所述第一阱区和第二阱区位于所述第一轻掺杂阱区中；位于所述衬底中的第二轻掺杂阱区，所述第二轻掺杂阱区的导电类型与所述第一轻掺杂阱区的导电类型相反，所述第一轻掺杂阱区位于所述第二轻掺杂阱区中。
本发明技术方案还提供一种静电放电保护电路的工作方法，包括：提供上述的静电放电保护电路；使所述第一源极端接第一电位；使所述第二源极端接第二电位，所述第一电位与所述第二电位不相等。
可选的，所述第一电位大于第二电位；或者所述第一电位小于所述第二电位。
可选的，所述第一电位与第二电位之差为27V～33V；所述第一MOS晶体管的漏极与衬底形成的PN结的反向击穿电压为9V，所述第二MOS晶体管的漏极与衬底之间的反向击穿电压为9V；所述第一MOS晶体管的个数为4个，所述第二MOS晶体管的个数为4个。
可选的，所述第一电位与第二电位之差为36V～44V；所述第一MOS晶体管的漏极与衬底之间的反向击穿电压为9V，所述第二MOS晶体管的漏极与衬底形成的PN结的反向击穿电压为9V；所述第一MOS晶体管的个数为5个，所述第二MOS晶体管的个数为5个。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的静电放电保护电路中，所述第一电路包括第一MOS晶体管、第一电阻和第一电容，所述第一电阻两端分别与第一MOS晶体管的源极和栅极连接，所述第一电容两端分别与所述第一MOS晶体管的栅极和漏极连接。所述第二电路包括第二MOS晶体管、第二电阻和第二电容，所述第二电阻两端分别与所述第二MOS晶体管的栅极和源极连接，所述第二电容两端分别与所述第二MOS晶体管的漏极和栅极连接。通过所述第一电容与第一电阻的相互耦合作用，以及所述第二电容与第二电阻的相互耦合作用，所述静电放电电路的保持电压较高，从而能够使静电释放之后，静电放电电路能够关闭，从而不容易影响需要保护的芯片的正常工作。同时，所述静电放电保护电路的触发电压较低，从而能够使所述静电放电保护电路容易导通，进而能够增强对需要保护的芯片的保护性能。
此外，所述静电放电保护电路包括第一电路和第二电路，所述静电放电保护电路能够释放所述第一源极端和第二源极端产生的静电，因此，所述静电放电保护电路能够实现对需要保护的芯片的双向保护，从而改善静电放电保护电路的性能。
进一步，当所述第一源极端出现静电放电时，所述第一电容能够与所述第一电阻起到延迟的作用，从而降低所述第一MOS晶体管的栅极与衬底之间出现电压差的速度，进而降低第一MOS晶体管的栅极与衬底之间电压差对第一MOS晶体管栅介质层的冲击，从而能够防止第一MOS晶体管栅介质层被击穿；
当所述第二源极端出现静电放电时，所述第二电容能够与所述第二电阻起到延迟的作用，从而降低所述第二MOS晶体管的栅极与衬底之间出现电压差的速度，进而降低第二MOS晶体管的栅极与衬底之间电压差对第二MOS晶体管栅介质层的冲击，从而能够防止第二MOS晶体管栅介质层被击穿。
进一步，所述第一晶体管为PMOS晶体管，所述第二晶体管为PMOS晶体管。由于PMOS晶体管的导电载流子为空穴，由于空穴的迁移率较低，则PMOS晶体管中PN结不容易被反向击穿。因此，当不存在静电放电时，所述静电放电保护电路的漏电流较小，进而能够减小静电放电保护电路对需要保护的芯片的影响。
进一步，所述第一电容为外接电容，所述第一电阻为外接电阻，则能够通过所述第一电容的结构参数对第一电容的电容值进行调节，并通过第一电阻的结构参数对第一电阻的电阻值进行调节，从而能够使所述第一MOS晶体管沟道，及第一MOS晶体管中源极、漏极和衬底形成的PNP三极管导通，进而能够在降低静电放电保护电路的触发电压的前提下，增加静电泄放的通道面积，从而增加静电放电电路的散热，改善静电放电保护电路的性能。此外，还可以通过调节所述第一电阻的电阻值，以及所述第一电容的电容值，使所述第一电阻和第一电容的面积较小，从而增加静电放电保护电路的集成度。
所述第二电容为外接电容，所述第二电阻为外接电阻，则能够在降低静电放电保护电路的触发电压的前提下，增加静电放电电路的散热，改善静电放电保护电路的性能。此外，还能够减小所述第二电阻和第二电容的面积较小，从而增加静电放电保护电路的集成度。
本发明技术方案提供的静电放电保护结构中，所述第一区域包括第一外接电阻和第一外接电容中的一者或两者组合。由于在静电放电保护结构中，存在第一寄生电容和第一寄生电阻。第一外接电容和第一寄生电容均为第一电容，所述第一外接电阻和第一寄生电阻均为第一电阻。通过增加所述第一MOS晶体管和第二MOS晶体管的个数能够增加所述静电放电保护结构的保持电压，从而不容易影响需要保护的芯片的正常工作。同时，所述静电放电保护电路的触发电压较低，从而能够使所述静电放电保护结构容易导通，进而能够增强对需要保护的芯片的保护性能。
进一步，所述第一阱区的导电类型为N型，所述第一隔离区的导电类型为P型。多个第一隔离区接地能够使第一隔离区吸收所述第一阱区漂移出的多子，进而能够减小所形成静电放电保护结构的闩锁效应。
进一步，所述第二阱区的导电类型为N型，所述第二隔离区的导电类型为P型。多个第二隔离区接地能够使第二隔离区吸收所述第二阱区中漂移出的多子，进而能够减小所形成静电放电保护结构的闩锁效应。
进一步，所述静电放电保护结构包括第一外接电容和第一外接电阻，则可以调节所述第一外接电容的电容值以及第一外接电阻的电阻值，从而使所述第一外接电容和第一外接电阻的面积较小，进而能够提高所述形成的静电放电保护结构的集成度；所述静电放电保护结构包括第二外接电容和第二外接电阻，则可以调节所述第二外接电容的电容值以及第二外接电阻的电阻值，从而使所述第二外接电容和第二外接电阻的面积较小，进而能够提高所述形成的静电放电保护结构的集成度。
附图说明
图1是一种高压静电放电保护电路的电路图；
图2是高压静电放电保护电路的电压电流曲线图；
图3是本发明静电放电保护电路一实施例的结构示意图；
图4是本发明静电放电保护结构一实施例的结构示意图；
图5是本发明静电放电保护电路的工作方法一实施例的结构示意图。
具体实施方式
现有技术的高压静电放电电路存在诸多问题，例如：高压静电放电电路的稳定性差。
现结合一种高压静电放电保护电路，分析现有的静电放电保护结构稳定性差的原因：
图1是一种高压静电放电保护电路的电路图。
请参考图1，所述高压静电放电保护电路包括：第一电路，所述第一电路包括第一输入端和第一输出端，所述第一电路包括多个串联的第一MOS晶体管110，所述第一MOS晶体管的源区与栅极连接，且多个串联的第一MOS晶体管110两端分别连接第一输入端和第一输出端；第二电路，所述第二电路包括第二输入端和第二输出端，所述第二输入端与所述第一输出端连接，所述第二电路包括多个串联的第二MOS晶体管120，所述第二MOS晶体管的栅极与源极连接，多个串联的第二MOS晶体管120两端分别连接所述第二输入端和第二输出端。
图2是高压静电放电保护电路的电压电流曲线图，其中，曲线a为图1中高压静电放电保护电路的电流随第一输入端与第二输出端电压变化的曲线关系图；VDD为需要保护的芯片在所述第一输入端施加的电压；Vt1为所述静电放电保护电路的触发电压，即使所述高压静电放电电路开启时，所述第一输入端与第二输出端之间的最小电压；Vh为所述高压静电放电电路的保持电压，即当所述高压静电放电电路开启之后，所述高压静电放电电路将第一输入端与第二输出端之间电压拉低后的最小值，也即维持所述高压静电放电保护电路持续导通所需的第一输入端与第二输出端之间电压的最小值。
结合参考图1和图2，所述第一输入端用于连接工作电压VDD，所述第二输出端用于连接输出电压Vss，一般第二输出端接地，即所述输出电压Vss为0V。当所述第一输入端与第二输出端之间的电压超过静电放电保护电路的触发电压Vt1时，所述静电放电保护电路开启。之后，由于PMOS中寄生的PNP三极管导通，静电放电保护电路中的电流增加，第一输入端和第二输出端之间的电压下降，所静电放电保护电路处于负阻状态。当电压下降至静电放电保护电路的保持电压Vh之后，静电放电保护电路中的电流增加，第一输入端和第二输出端之间的电压缓慢上升。如果所述工作电压VDD大于所述保持电压Vh，当静电电荷泄放之后，所述静电放电电路仍处于开启状态，容易影响芯片的正常工作；如果所述静电放电保护电路的触发电压Vt1大于静电放电保护电路的击穿电压VBD，所述静电放电保护电路尚未开启就因击穿而损坏。综上，静电放电电路的保持电压Vh应当大于所述工作电压VDD，所述静电放电电路的触发电压Vt1应小于击穿电压VBD。
然而，当所述工作电压VDD大于所述输出电压Vss时，所述第一MOS晶体管110的漏极与衬底形成的PN结反向偏置，所述第二MOS晶体管120的漏极与衬底形成的PN结正向偏置。当所述工作电压VDD较大时，每个第一MOS晶体管的漏极与衬底形成的PN结的电压较大，容易使第一MOS晶体管110的漏极与衬底形成的PN结反向击穿，使所述静电放电电路开启，从而在所述第一输入端与所述第二输出端之间形成漏电流，进而影响芯片的正常工作。
为了减小第一输入端与所述第二输出端之间的漏电流，可以增加所述第一MOS晶体管110和第二MOS晶体管120的个数。然而，增加第一MOS晶体管110和第二MOS晶体管120的个数，容易使静电放电保护电路的触发电压Vt1增加，从而容易降低所述静电放电保护电路对芯片的保护性能。因此，所述静电放电保护电路的性能较差。
为解决所述技术问题，本发明提供了一种静电放电保护电路，包括：第一电路，第一电路包括第一MOS晶体管、第一电阻和第一电容，所述第一电阻两端分别与所述第一MOS晶体管的源极和栅极连接，所述第一电容两端分别与所述第一MOS晶体管的栅极和漏极连接。第二电路，所述第二电路包括第二MOS晶体管、第二电阻和第二电容，所述第二电阻两端分别与所述第二MOS晶体管的栅极和源极连接，所述第二电容两端分别与所述第二MOS晶体管的漏极和栅极连接。所述静电放电电路的保持电压较高，且触发电压较低，从而能够改善静电放电保护电路的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明的静电放电保护电路一实施例各步骤的结构示意图。
请参考图3，所述静电放电保护电路包括：
第一电路210，所述第一电路210包括多个串联的第一MOS晶体管G1、第一电阻R1和第一电容C1；
所述多个串联的第一MOS晶体管G1中，多个第一MOS晶体管G1通过第一MOS晶体管G1的源极和漏极连接实现串联；所述多个串联的第一MOS晶体管G1中未与其他第一MOS晶体管G1的漏极连接的源极为第一源极端10，所述多个串联的第一MOS晶体管G1中未与其他第一MOS晶体管G1的源极连接的漏极为第一漏极端；每个第一MOS晶体管G1中，第一MOS晶体管G1的衬底源极连接；
所述多个第一电阻R1中，各第一电阻R1两端分别与所述第一MOS晶体管G1的源极和栅极连接；
所述多个第一电容C1中，各第一电容C1的两端分别与所述第一MOS晶体管G1的栅极和漏极连接；
第二电路220，所述第二电路220包括多个串联的第二MOS晶体管G2、第二电阻R2和第二电容C2；
所述多个串联的第二MOS晶体管G2中，多个第二MOS晶体管G2通过一个第二MOS晶体管G2源极与另一第一MOS晶体管G1的漏极连接实现串联；所述多个串联的第二MOS晶体管G2中未与漏极连接的源极为第二源极端20，所述多个串联的第二MOS晶体管G2中未与其他源极连接的漏极为第二漏极端；所述第二漏极端与所述第一源极端连接；每个第二MOS晶体管G2中，第二MOS晶体管G2的衬底与源极连接；
所述多个第二电阻R2中，各第二电阻R2两端分别与所述第二MOS晶体管G2的栅极和源极连接；
所述多个第二电容C2中，各第二电容C2的两端分别与所述第二MOS晶体管G2的漏极和栅极连接。
所述第一电路210包括第一MOS晶体管G1、第一电阻R1和第一电容C1，所述第一电阻R1两端分别与所述第一MOS晶体管G1的源极和栅极连接，所述第一电容C1两端分别与所述第一MOS晶体管G1的栅极和漏极连接。所述第二电路220包括多个串联的第二MOS晶体管G2、第二电阻R2和第二电容C2，所述第二电阻R2两端分别与所述第二MOS晶体管G2的栅极和源极连接，所述第二电容C2两端分别与所述第二MOS晶体管G2的漏极和栅极连接。通过所述第一电容C1与第一电阻R1的相互耦合作用，以及所述第二电容C2与第二电阻R2的相互耦合作用，所述静电放电电路的保持电压较高，从而能够使静电释放之后，静电放电电路能够关闭，从而不容易影响需要保护的芯片的正常工作。同时，所述静电放电保护电路的触发电压较低，从而能够使所述静电放电保护电路容易导通，进而能够增加对需要保护的芯片的保护。具体如下：
当不存在静电放电时，且所述第一源极端10电压高于所述第二源极端20电压时，所述静电放电电路处于工作电压下，所述工作电压为恒定电压，所述第一电容C1的阻抗很大，远大于所述第一电阻R1的阻抗，从而使所述第一MOS晶体管G1的栅极的电位较高，所述第一MOS晶体管G1的衬底中不出现沟道，所述第一MOS晶体管G1截止；当所述第一源极端10电压低于所述第二源极端20电压时，所述第二电容C2的阻抗很大，远大于所述第二电阻R2的阻抗，从而使所述第二MOS晶体管G2的栅极的电位较高，所述第二MOS晶体管G2的衬底中不出现沟道，所述第二MOS晶体管G2截止。因此，所述第一源极端10与所述第二源极端20之间不容易产生漏电流，所述静电放电保护电路不容易影响需要保护的芯片的正常工作。
当所述第一源极端10出现静电放电时，第一电容C1对静电脉冲的阻抗较小，远小于所述第一电阻R1的阻抗，使得所述第一MOS晶体管G1的栅极与第一MOS晶体管G1的漏极电压耦合较强，从而能够降低所述第一MOS晶体管G1栅极的电位，使第一MOS晶体管G1的沟道导通；当所述第二源极端20出现静电放电时，第二电容C2对静电脉冲的阻抗较小，远小于所述第二电阻R2的阻抗，所述第二MOS晶体管G2的栅极与第二MOS晶体管G2的漏极电压耦合较强，从而降低所述第二MOS晶体管G2栅极的电位，使第二MOS晶体管G2的沟道导通。因此，静电电流可以通过第一MOS晶体管G1的源极、沟道、漏极到达所述第一漏极端10，再经过第二MOS晶体管G2的漏极、沟道和源极到达所述第二源极端20，实现静电的释放。由于开启第一MOS晶体管G1的沟道及第二MOS晶体管G2所需的第一源极端10和第二源极端20之间的电压较低，因此，所述静电放电晶体管的触发电压较低，因此所述静电放电保护电路能够为芯片提供充分的保护。
由于所述静电放电保护电路的触发电压较低，当维持一定的触发电压时，所述第一电路中的第一MOS晶体管G1的个数可以较多，所述第二电路中的第二MOS晶体管G2的个数较多。所述第一MOS晶体管G1和第二MOS晶体管G2的个数较多。所述第一MOS晶体管G1和第二MOS晶体管G2的个数较多，当不存在静电时，每个第一MOS晶体管G1的源漏之间的分压较小，则每个第一MOS晶体管G1的结电压较小，不容易使第一MOS晶体管G1导通，同时每个第二MOS晶体管G2的结电压较小，不容易使第二MOS晶体管G2导通。因此，所述静电放电保护电路的保持电压较高。所述静电放电保护电路的保持电压较高，当静电荷释放之后，所述第一源极端10与所述第二源极端20之间的工作电压能够小于所述保持电压，从而使所述静电放电保护电路关闭，所述第一源极端10与所述第二源极端20之间不会产生电流，所述静电放电保护电路不容易影响需要保护的芯片的正常工作。
此外，所述静电放电保护电路包括第一电路210和第二电路220，所述静电放电保护电路能够释放所述第一源极端10和第二源极端20产生的静电，因此，所述静电放电保护电路能够实现对需要保护的芯片的双向保护，从而改善静电放电保护电路的性能。
具体的，所述第一MOS晶体管G1为PMOS晶体管，所述第二MOS晶体管G2为PMOS晶体管时。
当所述第一源极端10出现静电放电时，所述第一MOS晶体管G1的沟道容易开启，使静电通过第一MOS晶体管G1的源极、沟道到漏极，再经过多个第二MOS晶体管G2的漏极、衬底和源极到达所述第二源极端，使静电荷泄放；当静电荷较大时，使所述第一MOS晶体管G1的衬底、源极和漏极形成PNP三极管，静电荷还可以经过多个第一MOS晶体管G1的源极、衬底和漏极，再经过多个第二MOS晶体管G2的漏极、衬底和源极到达所述第二源极端20，使静电荷泄放。因此，所述静电放电保护电路能够增加静电泄放的通路，降低触发电压，为需要保护的芯片提供充分的保护。
当所述第二源极端20出现静电放电时，所述第二MOS晶体管G2的沟道容易开启，使静电通过第二MOS晶体管G2的源极、沟道到漏极，再经过多个第一MOS晶体管G1的漏极、衬底和源极到达所述第一源极端10，使静电荷泄放；当静电荷较大时，使所述第二MOS晶体管G2的源极、衬底和漏极形成的PNP三级管反向击穿，静电荷还可以经过多个第二MOS晶体管G2的源极、衬底和漏极，再经过多个第一MOS晶体管G1的漏极、衬底和到达所述第一源极端10，使静电荷泄放。因此，所述静电放电保护电路能够增加静电释放的通路，降低触发电压，为需要保护的芯片提供充分的保护。
本实施例中，当所述第一源极端10出现静电放电时，所述第一电容C1能够使第一MOS晶体管G1栅极电压与所述第一MOS晶体管G1的源极电压耦合，从而降低所述第一MOS晶体管G1栅极的电压。另外，所述第一电容C1能够与所述第一电阻R1起到延迟的作用，从而降低所述第一MOS晶体管G1的栅极与衬底之间出现电压差的速度，进而降低第一MOS晶体管G1的栅极与衬底之间电压差对第一MOS晶体管G1栅介质层的冲击，从而能够防止第一MOS晶体管G1栅介质层被击穿。
本实施例中，所述第二电路220还包括：第二电容C2，所述第二电容C2包括第二电容输入端和第二电容输出端，所述第二电容输入端与所述第二MOS晶体管G2的漏极连接，所述第二电容输出端与所述第二MOS晶体管G2的栅极连接。
当所述第二源极端20出现静电放电时，所述第二电容C2能够使第二MOS晶体管G2栅极电压与所述第二MOS晶体管G2的漏极电压耦合，从而降低所述第二MOS晶体管G2栅极的电压。另外，所述第二电容C2能够与所述第二电阻R2起到延迟的作用，从而降低所述第二MOS晶体管G2的栅极与衬底之间出现电压差的速度，进而降低第二MOS晶体管G2的栅极与衬底之间电压差对第二MOS晶体管G2栅介质层的冲击，从而能够防止第二MOS晶体管G2栅介质层被击穿。
当静电电流较大时，通过第一MOS晶体管的源极、沟道和漏极以及第二MOS晶体管的源漏、沟道和源极的泄放的电流小于静电电流，静电荷容易在所述第一源极端10或第二源极端20积累，第一源极端10或第二源极端20的电压升高，当第一源极端10或第二源极端20的电压使第一MOS晶体管G1的漏极、源极和衬底形成的PNP三极管，以及第二MOS晶体管G2的漏极、源极和衬底形成的PNP三极管导通时，静电荷通过第一MOS晶体管G1的漏极、源极和衬底形成的PNP三极管，以及第二MOS晶体管G2的漏极、源极和衬底形成的PNP三极管泄放。
当静电电流较小时，通过第一MOS晶体管的源极、沟道和漏极以及第二MOS晶体管的源漏、沟道和源极的泄放的电流大于静电电流，第一源极端10或第二源极端20不容易积累电荷。第一MOS晶体管G1的漏极、源极和衬底形成的PNP三极管，以及第二MOS晶体管G2的漏极、源极和衬底形成的PNP三极管截止。静电荷仅通过第一MOS晶体管的源极、沟道和漏极以及第二MOS晶体管的源漏、沟道和源极泄放。
本实施例中，所述第一电容C1为外接电容，所述第一电阻R1为外接电阻；所述第二电容C2为外接电容，所述第二电阻R2为外接电阻。
所述第一电容C1为外接电容，所述第一电阻R1为外接电阻，则能够通过所述第一电容C1的结构参数对第一电容C1的电容值进行调节，通过第一电阻R1的结构参数对第一电阻R1的电阻值进行调节，从而控制通过第一MOS晶体管的源极、沟道和漏极以及第二MOS晶体管的源漏、沟道和源极的泄放的电流大小。在静电放电过程中，使所述第一MOS晶体管G1沟道，及第一MOS晶体管G1中源极、漏极和衬底形成的PNP三极管都能够对静电荷进行泄放。由于通过第一MOS晶体管G1中源极、漏极和衬底形成的PNP三极管对静电荷进行泄放时的散热较好。因此，所述静电放电电路能够在降低静电放电保护电路的触发电压的前提下，增加静电放电电路的散热，改善静电放电保护电路的性能。此外，还可以通过调节所述第一电阻R1的电阻值，以及所述第一电容C1的电容值，使所述第一电阻R1和第一电容C1的面积较小，从而增加静电放电保护电路的集成度。
所述第二电容C2为外接电容，所述第二电阻R2为外接电阻，则能够通过所述第二电容C2的结构对第二电容C2的电容值进行调节，并通过第二电阻R2的结构参数对第二电阻R2的电阻值进行调节，从而控制通过第二MOS晶体管G2的源极、沟道和漏极以及第二MOS晶体管G2的源漏、沟道和源极的泄放的电流大小。在静电放电过程中，从而使所述第二MOS晶体管G2沟道，及第二MOS晶体管G2中源极、漏极和衬底形成的PNP三极管对静电荷进行泄放，由于通过第二MOS晶体管G2中源极、漏极和衬底形成的PNP三极管对静电荷进行泄放时的散热较好。因此，所述静电放电电路能够在降低静电放电保护电路的触发电压的前提下，增加静电放电电路的散热，改善静电放电保护电路的性能。此外，还可以通过调节所述第二电阻R2的电阻值，以及所述第二电容C2的电容值，使所述第二电阻R2和第二电容C2的面积较小，从而增加静电放电保护电路的集成度。
所述第一电路中第一MOS晶体管G1的个数为2个～9个；所述第二电路中第二MOS晶体管G2的个数为2个～9个。所述第一电路中第一MOS晶体管G1的个数，以及所述第二电路中第二MOS晶体管G2的个数根据所述第一MOS晶体管G1的结反向击穿电压，所述第二MOS晶体管G2的结反向击穿电压，以及需要保护的芯片的工作电压VDD确定。具体的，本实施例中，所述第一电路210中第一MOS晶体管G1的个数为4个，所述第二电路220中第二MOS晶体管G2的个数为4个。在其他实施例中，所述第一MOS晶体管的个数可以为其他值，所述第二MOS晶体管的个数可以为其他值。
图4是本发明的静电放电结构一实施例的结构示意图。
请参考图4，本发明实施例还提供一种静电放电结构包括：衬底300，所述衬底300包括第一区域I和第二区域II；
位于所述衬底300第一区域I的多个串联的第一MOS晶体管，所述第一MOS晶体管包括：位于所述第一区域I衬底300上的第一栅极311，位于所述第一栅极311两侧衬底300中的第一漏区313和第一源区312；多个第一MOS晶体管通过一个第一MOS晶体管的第一漏区313和另一第一MOS晶体管的第一源区312电连接实现串联；多个串联的第一MOS晶体管中未与第一漏区313电连接的第一源区312为第一器件链源区，多个串联的第一MOS晶体管中未与第一源区312电连接的第一漏区313为第一器件链漏区；各第一MOS晶体管中，第一栅极311下方衬底300与第一源区312电连接；
位于所述衬底300第一区域I的第一外接电阻314和第一外接电容315中的一者或两者组合，所述第一外接电阻314包括第一电阻输入部和第一电阻输出部，各第一电阻输入部与一个第一MOS晶体管的第一源区312电连接，且第一电阻输出部与该第一MOS晶体管的第一栅极311电连接；所述第一外接电容315包括：位于第一区域I衬底300上的第一输入极板，位于第一输入极板上的第一介质层，位于所述第一介质层上的第一输出极板；各第一输入极板与一个第一MOS晶体管的第一栅极311电连接，且第一输出极板与该第一MOS晶体管的第一漏区313电连接。
位于所述衬底300第二区域II的多个串联的第二MOS晶体管，所述第二MOS晶体管包括：位于所述第二区域II衬底300上的第二栅极321，位于所述第二栅极321两侧衬底300中的第二源区323和第二漏区322；多个第二MOS晶体管通过一个第二MOS晶体管的第二源区323和第二漏区322电连接实现串联；所述多个串联的第二MOS晶体管中未与第二漏区322电连接的第二源区323为第二器件链源区，所述多个串联的第二MOS晶体管中未与第二源区323电连接的第二漏区322为第二器件链漏区；所述第二器件链漏区与所述第一器件链漏区电连接；各第二MOS晶体管中，第二栅极321下方衬底300与第二源区323电连接；
位于所述衬底300第二区域II中的第二外接电阻324和第二外接电容325，所述第二外接电阻324包括第二电阻输入部和第二电阻输出部，各第二电阻输入部与一个第二MOS晶体管的第二栅极321电连接，且第二电阻输出部与该第二MOS晶体管的第二源区323电连接；所述第二外接电容325包括：位于第一区域I衬底300上的第二输入极板，位于第二输入极板上的第二介质层，位于所述第二介质层上的第二输出极板；各第二输入极板与一个第二MOS晶体管的第二漏区322电连接，且第二输出极板与该第二MOS晶体管的第二栅极321电连接。
其中，所述第一区域I包括第一外接电阻314和第一外接电容315中的一者或两者组合。由于在静电放电保护结构中，存在第一寄生电容315和第一寄生电阻。第一外接电容和第一寄生电容均为第一电容，所述第一外接电阻和第一寄生电阻均为第一电阻。通过增加所述第一MOS晶体管和第二MOS晶体管的个数能够增加所述静电放电保护结构的保持电压，从而不容易影响需要保护的芯片的正常工作。同时，所述静电放电保护电路的触发电压较低，从而能够使所述静电放电保护电路容易导通，进而能够增强对需要保护的芯片的保护性能。
当所述第一器件链源区出现静电放电时，通过所述第一外接电容315或第一外接电阻314能够使所述衬底300与第一栅极311之间形成的电压差大于第一MOS晶体管的阈值电压，从而能够使第一MOS晶体管的沟道开启，从而降低静电放电保护结构的触发电压，从而为需要保护的芯片提供充分保护。
当所述第二器件链源区出现静电放电时，通过所述第二外接电容325或第二外接电阻324能够使所述衬底300与第二栅极321之间形成的电压差大于第二MOS晶体管的阈值电压，从而能够使第二MOS晶体管的沟道开启，从而降低静电放电保护结构的触发电压，从而为需要保护的芯片提供充分保护。
由于所述静电放电结构的触发电压较低，在维持相同的触发电压的条件下，所述静电放电结构中第一MOS晶体管和第二MOS晶体管的个数较多。所述第一MOS晶体管和第二MOS晶体管的个数较多，当不存在静电时，每个第一MOS晶体管的结电压较小，不容易使第一MOS晶体管导通，同时第二MOS晶体管的结电压较小，不容易使第二MOS晶体管导通，因此，所述第一器件链漏区与所述第二器件链源区之间不容易产生漏电流，所述静电放电保护电路不容易影响芯片的正常工作。
所述静电放电保护结构包括第一MOS晶体管和第二MOS晶体管，能够使所述静电放电保护结构实现对需要保护的芯片的双向保护，从而改善静电放电保护电路的性能。
通过增加所述第一MOS晶体管和第二MOS晶体管的个数能够增加所述静电放电保护结构的保持电压，从而减小静电放电保护结构的漏电。
本实施例中，所述衬底300为P型衬底，所述衬底300中具有P型离子，例如硼离子或BF2 +离子。在其他实施例中，所述衬底可以为N型衬底，所述衬底中具有N型离子。
本实施例中，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为PMOS晶体管。
所述第一MOS晶体管还包括：位于所述第一栅极311与所述第一区域I衬底300之间的第一栅介质层，所述第二MOS晶体管还包括：位于所述第二栅极321与第二区域II衬底300之间的第二栅介质层。
当所述第一器件链源区出现静电放电时，所述第一外接电容315能够与所述第一外接电阻314起到延迟的作用，从而降低所述第一栅极311与衬底300之间出现电压差的速度，进而降低第一栅极311与衬底300之间电压差对第一栅介质层的冲击，从而能够防止第一栅介质层被击穿。
当所述第二器件链源区出现静电放电时，所述第二外接电容325能够与所述第二外接电阻324起到延迟的作用，从而降低所述第二栅极321与衬底300之间出现电压差的速度，进而降低第二栅极321与衬底300之间电压差对第二栅介质层的冲击，从而能够防止第二栅介质层被击穿。
本实施例中，所述静电放电保护结构包括第一外接电容314和第一外接电阻315。
所述第一静电放电保护结构包括第一外接电容314和第一外接电阻315，则可以调节所述第一外接电容315的电容值以及第一外接电阻314的电阻值，从而使所述第一外接电容315和第一外接电阻314的面积较小，进而能够提高所述形成的静电放电保护电路的集成度。
本实施例中，所述静电放电保护结构包括第二外接电容325和第二外接电阻324。
所述静电放电保护结构包括第二外接电容325和第二外接电阻324，则可以调节所述第二外接电容325的电容值以及第二外接电阻324的电阻值，从而使所述第二外接电容325和第二外接电阻324的面积较小，进而能够提高所述形成的静电放电保护电路的集成度。
本实施例中，多个第一MOS晶体管沿第一漏区313和第一源区312中心连线方向排列，所述第一MOS晶体管还包括：位于所述第一区域I衬底300中的第一阱区341，所述第一栅极311位于所述第一阱区341上，所述第一漏区313和第一源区312分别位于所述第一栅极311两侧的第一阱区341中，相邻第一阱区341之间具有第一隔离区331，所述第一隔离区331与所述第一阱区341的导电类型相反，多个第一MOS晶体管的第一隔离区331电连接。
所述静电放电保护结构还包括：位于所述第一区域I和第二区域II衬底300上的介质层，所述介质层覆盖所述第一栅极311和第二栅极321侧壁；位于所述介质层中的第一源插塞，所述第一源插塞连接所述第一源区312；位于所述介质层中的第一漏插塞，所述第一漏插塞连接所述第一漏区313；位于所述介质层中的第二源插塞，所述第二源插塞连接所述第二源区323；位于所述介质层中的第二漏插塞，所述第二漏插塞连接所述第二漏区322。
需要说明的是，所述第一漏插塞与所述第一栅极311，以及第一漏插塞和所述第一栅极311之间的介质层构成第一寄生电容。在其他实施例中，所述静电保护电路可以不包括所述第一外接电容，通过所述第一寄生电容与第一外接电阻的耦合实现对第一MOS晶体管沟道开启与关断的控制，进而降低静电放电保护结构的触发电压。
所述第二漏插塞与所述第二栅极321，以及第二漏插塞和所述第二栅极321之间的介质层构成第二寄生电容。所述静电保护电路可以不包括所述第二外接电容，通过所述第二寄生电容与第二外接电阻的耦合实现对第二MOS晶体管沟道开启与关断的控制，进而降低静电放电保护结构的触发电压。
本实施例中，所述第一阱区341的导电类型为N型，所述第一隔离区331的导电类型为P型，多个第一隔离区331接地。
本实施例中，所述第一隔离区331中具有第一连接区333，所述第一连接区333与所述第一隔离区331的导电类型相同，所述第一隔离区331通过所述第一连接区333接地。
多个第一隔离区331接地能够使第一隔离区331吸收第一阱区341中漂移出的多子，从而能够减小所形成静电放电电路的闩锁效应。
多个第二隔离区332接地能够使第二隔离区332吸收第二阱区342中漂移出的多子，从而能够减小所形成静电放电电路的闩锁效应。
本实施例中，所述第二隔离区332中具有第二连接区334，所述第二连接区334与所述第二隔离区332的导电类型相同，所述第二隔离区332通过所述第二连接区334接地。
本实施例中，所述第一阱区341中具有第一阱离子，所述第一阱离子为N型离子，例如磷离子或砷离子。所述第一隔离区331和第一连接区333中具有第一隔离离子，所述第一隔离离子为P型离子，例如硼离子或BF2 +离子。所述第一连接区333中第一隔离离子的浓度大于第一隔离区331中第一隔离离子的浓度。
本实施例中，所述第二阱区342中具有第二阱离子，所述第二阱离子为N型离子，例如磷离子或砷离子。所述第二隔离区332和第二连接区334中具有第二隔离离子，所述第二隔离离子为P型离子，例如硼离子或BF2 +离子。所述第二连接区334中第二隔离离子的浓度大于所述第二隔离区332中第二隔离离子的浓度。
本实施例中，所述静电放电保护结构还包括：位于所述衬底300中的第一轻掺杂阱区351，所述第一轻掺杂阱区351的导电类型与所述第一阱区341和第二阱区342的导电类型相反，所述第一阱区341和第二阱区342位于所述第一轻掺杂阱区351中；位于所述衬底300中的第二轻掺杂阱区352，所述第二轻掺杂阱区352的导电类型与所述第一轻掺杂阱区351的导电类型相反，所述第一轻掺杂阱区351位于所述第二轻掺杂阱区352中。
所述第一轻掺杂阱区351用于实现相邻第一阱区341、相邻第二阱区342以及第一阱区341与第二阱区342之间的隔离；所述第二轻掺杂阱区352用于实现第一轻掺杂阱区351与其下方衬底300之间的隔离，从而减小漏电。
具有的，所述第一轻掺杂阱区351中具有P型离子，例如硼离子或BF2 +离子。所述第二轻掺杂阱区352中具有N型离子，例如砷离子或磷离子。
所述静电放电保护电路还包括：位于所述衬底300第一区域I和第二区域II外围的隔离掺杂区360，所述隔离掺杂区360的导电类型与所述第一轻掺杂阱区351的导电类型相反。
所述隔离掺杂区360用于实现第一区域I和第二区域II与衬底中其他器件的隔离。
本实施例中，所述隔离掺杂区360中具有N型离子，例如磷离子或砷离子。
在其他实施例中，所述静电放电保护结构不包括第一外接电阻，所述静电放电保护结构还包括：位于所述介质层中的第一栅极插塞，所述第一栅极插塞连接所述第一栅极；连接所述第一栅极插塞与所述第一源插塞之间的第一连接线。
所述第一源插塞、第一栅极插塞和所述第一连接线具有电阻值，所述第一源插塞、第一栅极插塞和所述第一连接线构成第一寄生电阻。通过所述第一寄生电阻与第一外接电容的耦合实现对第一MOS晶体管沟道开启与关断的控制，进而降低静电放电保护结构的触发电压。
在其他实施例中，所述静电放电保护结构包括第一外接电容，所述静电放电保护结构还包括：位于所述介质层中的第一栅极插塞，所述第一栅极插塞连接所述第一栅极；连接所述第一栅极插塞与所述第一源插塞之间的第一连接线。
所述第一源插塞、第一栅极插塞和所述第一连接线具有电阻值，所述第一源插塞、第一栅极插塞和所述第一连接线构成第一寄生电阻。通过所述第一寄生电阻与第一外接电容的耦合实现对第一MOS晶体管沟道开启与关断的控制，进而降低静电放电保护结构的触发电压。
在其他实施例中，所述静电放电保护结构包括第二外接电容，所述静电放电保护结构还包括：位于所述介质层中的第二栅极插塞，所述第二栅极插塞连接所述第二栅极；连接所述第二栅极插塞与所述第二源插塞之间的第二连接线。
所述第二源插塞、第二栅极插塞和所述第二连接线具有电阻值，所述第二源插塞、第二栅极插塞和所述第二连接线构成第二寄生电阻。通过所述第二寄生电阻与第二外接电容的耦合实现对第二MOS晶体管沟道开启与关断的控制，进而降低静电放电保护结构的触发电压。
图5是本发明的静电放电保护电路的工作方法一实施的结构示意图。
请参考图5，所述工作方法包括：提供如图3所示的静电放电保护电路；使所述第一源极端10接第一电位；使所述第二源极端20接第二电位，所述第一电位与所述第二电位不相等。
本实施例中，所述第一电位大于第二电位。在其他实施例中，所述第一电位小于所述第二电位。
本实施例中，所述第一电位与第二电位之差为27V～33V；具体的，所述第一电位为工作电位VDD，工作电位VDD为27V～33V。所述第二源极端接地。
本实施例中，所述第一MOS晶体管G1的漏极与衬底形成的PN结的反向击穿电压为9V。所述第二MOS晶体管G1的漏极与衬底形成的PN结的反向击穿电压为9V。
本实施例中，所述第一MOS晶体管G1的个数为4个，所述第二MOS晶体管G2的个数为4个。
在其他实施例中，所述第一电位与第二电位之差为36V～44V；所述第二MOS晶体管的漏极与衬底之间的反向击穿电压为9V，所述第一MOS晶体管的漏极与衬底形成的PN结的反向击穿电压为9V；所述第一MOS晶体管的个数为5个，所述第二MOS晶体管的个数为5个。
本实施例中，所述第一MOS晶体管G1衬底与源极之间的电压为7V，小于所述第一MOS晶体管G1的源极与衬底形成的PN结的反向击穿电压，因此，当需要保护的芯片正常工作时，所述第一MOS晶体管G1的源极与衬底形成的PN结截止，所述静电放电保护电路不导通，从而不会影响需要保护的芯片的正常工作。
本实施例中，所述静电放电保护电路的触发电压为35V。触发电压较低，从而能够为需要保护的芯片提供充分保护。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种静电放电保护电路，其特征在于，包括：
第一电路，所述第一电路包括多个串联的第一MOS晶体管、多个第一电阻和多个第一电容；
所述多个串联的第一MOS晶体管中，多个第一MOS晶体管通过第一MOS晶体管源极与另一第一MOS晶体管的漏极连接实现串联；所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的漏极连接的源极为第一源极端，所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的源极连接的漏极为第一漏极端；每个第一MOS晶体管中，第一MOS晶体管的衬底与源极连接；
所述多个第一电阻中，各第一电阻的两端分别与一个第一MOS晶体管的源极和栅极连接；
所述多个第一电容中，各第一电容的两端分别与一个第一MOS晶体管的栅极和漏极连接；
第二电路，所述第二电路包括多个串联的第二MOS晶体管、多个第二电阻和多个第二电容；
所述多个串联的第二MOS晶体管中，多个第二MOS晶体管通过第二MOS晶体管源极与另一第二MOS晶体管的漏极连接实现串联；所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的漏极连接的源极为第二源极端，所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的源极连接的漏极为第二漏极端，所述第二漏极端与所述第一漏极端连接；每个所述第二MOS晶体管中，第二MOS晶体管的衬底与源极连接；
所述多个第二电阻中，各第二电阻的两端分别与一个第二MOS晶体管的栅极和源极连接；
所述多个第二电容中，各第二电容的两端分别与一个第二MOS晶体管的漏极和栅极连接。
2.如权利要求1所述的静电放电保护电路，其特征在于，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为PMOS晶体管。
3.如权利要求1所述的静电放电保护电路，其特征在于，所述第一电容包括外接电容，所述第一电阻包括寄生电阻；或者，所述第一电容包括外接电容，所述第一电阻包括寄生电阻；
所述第二电容包括外接电容，所述第二电阻包寄生电阻；或者，所述第二电容包括外接电容，所述第二电阻包括寄生电阻。
4.如权利要求1所述的静电放电保护电路，其特征在于，所述第一电路中第一MOS晶体管的个数为2个～9个；所述第二电路中第二MOS晶体管的个数为2个～9个。
5.一种静电放电保护结构，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
位于所述衬底第一区域的多个串联的第一MOS晶体管，所述第一MOS晶体管包括：位于所述第一区域衬底上的第一栅极，位于所述第一栅极两侧衬底中的第一源区和第一漏区；多个第一MOS晶体管通过一个第一MOS晶体管的第一源区和另一MOS晶体管的第一漏区电连接实现串联；所述多个串联的第一MOS晶体管中未与第一漏区电连接的第一源区为第一器件链源区，所述多个串联的第一MOS晶体管中未与第一源区电连接的第一漏区为第一器件链漏区；各第一MOS晶体管中，第一栅极下方衬底与第一源区电连接；
位于所述衬底第一区域的第一外接电阻和第一外接电容中的一者或两者组合，所述第一外接电阻位于所述第一区域衬底中，所述第一外接电阻包括位于所述第一区域衬底中的第一外接电阻输入部和第一外接电阻输出部，各第一外接电阻输入部与一个第一MOS晶体管的第一源区电连接，且所述第一外接电阻输出部与该第一MOS晶体管的第一栅极电连接，所述第一外接电容包括位于第一区域衬底上的第一输入极板，位于第一输入极板上的第一介质层，位于所述第一介质层上的第一输出极板；各第一外接电容的第一输入极板与一个第一MOS晶体管的第一栅极电连接，且第一输出极板与该第一MOS晶体管的第一漏区电连接；
位于所述衬底第二区域的多个串联的第二MOS晶体管，所述第二MOS晶体管包括：位于所述第二区域衬底上的第二栅极，位于所述第二栅极两侧衬底中的第二源区和第二漏区；多个第二MOS晶体管通过一个第二MOS晶体管的第二源区和另一第二MOS晶体管的第二漏区电连接实现串联；所述多个串联的第二MOS晶体管中未与第二漏区电连接的第二源区为第二器件链源区，所述多个串联的第二MOS晶体管中未与第二源区电连接的第二漏区为第二器件链漏区，所述第二器件链漏区与所述第一器件链漏区电连接；各第二MOS晶体管中，第二栅极下方衬底与第二源区电连接；
位于所述衬底第二区域的第二外接电阻和第二外接电容中的一者或两者组合，所述第二外接电阻包括位于所述第二区域衬底中的第二外接电阻输入部和第二外接电阻输出部，各第二外接电阻输入部与一个第二MOS晶体管的第二源区电连接，且第二外接电阻输出部与该第二MOS晶体管的第二栅极电连接，所述第二外接电容包括位于第二区域衬底上的第二输入极板，位于第二输入极板上的第二介质层，位于所述第二介质层上的第二输出极板；各第二外接电容的第二输入极板与一个第二MOS晶体管的第二栅极电连接，且第二输出极板与该第二MOS晶体管的第二漏区电连接。
6.如权利要求5所述的静电放电保护结构，其特征在于，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为PMOS晶体管。
7.如权利要求5所述的静电放电保护结构，其特征在于，所述第一MOS晶体管包括：位于所述第一区域衬底和第一栅极之间的第一栅介质层；位于所述第二区域衬底和第二栅极之间的第二栅介质层。
8.如权利要求5或7所述的静电放电保护结构，其特征在于，所述第一区域具有第一外接电容和第一外接电阻；所述第二区域具有第二外接电容和第二外接电阻。
9.如权利要求5所述的静电放电保护结构，其特征在于，多个第一MOS晶体管沿第一MOS晶体管沟道长度方向排列，所述第一MOS晶体管还包括：位于所述第一区域衬底中的第一阱区，所述第一栅极位于所述第一阱区上，所述第一源区和第一漏区分别位于所述第一栅极两侧的第一阱区中，相邻第一阱区之间具有第一隔离区，所述第一隔离区与所述第一阱区的导电类型相反，多个第一MOS晶体管的第一隔离区电连接。
10.如权利要求9所述的静电放电保护结构，其特征在于，所述第一阱区的导电类型为N型，所述第一隔离区的导电类型为P型，多个第一隔离区接地。
11.如权利要求5或9所述的静电放电保护结构，其特征在于，多个第二MOS晶体管沿第二MOS晶体管的沟道长度方向排列；所述第二MOS晶体管还包括：位于所述第二区域衬底中的第二阱区，所述第二栅极位于所述第二阱区上，所述第二源区和第二漏区分别位于所述第二栅极两侧的第二阱区中，相邻第二阱区之间具有第二隔离区，所述第二隔离区与所述第二阱区的导电类型相反。
12.如权利要求11所述的静电放电保护结构，其特征在于，所述第二阱区的导电类型为N型，所述第二隔离区的导电类型为P型，多个第二隔离区接地。
13.如权利要求5所述的静电放电保护结构，其特征在于，还包括：位于所述第一区域和第二区域衬底上的介质层，所述介质层覆盖所述第一栅极和第二栅极侧壁；位于所述介质层中的第一源插塞，所述第一源插塞连接所述第一源区；位于所述介质层中的第一漏插塞，所述第一漏插塞连接所述第一漏区；位于所述介质层中的第二源插塞，所述第二源插塞连接所述第二源区；位于所述介质层中的第二漏插塞，所述第二漏插塞连接所述第二漏区。
14.如权利要求13所述的静电放电保护结构，其特征在于，所述第一区域具有第一外接电容；所述静电放电保护结构还包括：位于所述介质层中的第一栅极插塞，所述第一栅极插塞连接所述第一栅极；连接所述第一栅极插塞与所述第一源插塞之间的第一连接线。
15.如权利要求13所述的静电放电保护结构，其特征在于，所述第二区域具有第二外接电容；所述静电放电保护结构还包括：位于所述介质层中的第二栅极插塞，所述第二栅极插塞连接所述第二栅极；连接所述第二栅极插塞与所述第二源插塞之间的第二连接线。
16.如权利要求11所述的静电放电保护结构，其特征在于，所述第一MOS晶体管包括第一阱区，所述第二MOS晶体管包括第二阱区；
所述静电放电保护结构还包括：位于所述衬底中的第一轻掺杂阱区，所述第一轻掺杂阱区的导电类型与所述第一阱区的导电类型相反，所述第一阱区和第二阱区位于所述第一轻掺杂阱区中；位于所述衬底中的第二轻掺杂阱区，所述第二轻掺杂阱区的导电类型与所述第一轻掺杂阱区的导电类型相反，所述第一轻掺杂阱区位于所述第二轻掺杂阱区中。
17.一种静电放电保护电路的工作方法，其特征在于，包括：
提供如权利要求1至权利要求4任意一项所述的静电放电保护电路；
使所述第一源极端接第一电位；
使所述第二源极端接第二电位，所述第一电位与所述第二电位不相等。
18.如权利要求17所述的静电放电保护电路的工作方法，其特征在于，所述第一电位大于第二电位；或者所述第一电位小于所述第二电位。
19.如权利要求17所述的静电放电保护电路的工作方法，其特征在于，所述第一电位与第二电位之差为27V～33V；所述第一MOS晶体管的漏极与衬底形成的PN结的反向击穿电压为9V，所述第二MOS晶体管的漏极与衬底之间的反向击穿电压为9V；所述第一MOS晶体管的个数为4个，所述第二MOS晶体管的个数为4个。
20.如权利要求17所述的静电放电保护电路的工作方法，其特征在于，所述第一电位与第二电位之差为36V～44V；所述第一MOS晶体管的漏极与衬底之间的反向击穿电压为9V，所述第二MOS晶体管的漏极与衬底形成的PN结的反向击穿电压为9V；所述第一MOS晶体管的个数为5个，所述第二MOS晶体管的个数为5个。
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