CN102790047B - 串联ggNMOS管及制备方法、多VDD-VSS芯片 - Google Patents
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Abstract
本发明公开了一种串联ggNMOS管及制备方法、多VDD-VSS芯片。所述串联ggNMOS管包括串联ggNMOS管、虚拟栅。所述串联ggNMOS管由制作在半导体基底上的两个NMOS管串联形成；所述虚拟栅置于所述串联ggNMOS管的上nmos管的源区与所述串联ggNMOS管的下nmos管的漏区之间。本发明提供的串联ggNMOS管，具有更高的击穿电压Vt1，能够满足更高电压的ESD保护需求。
Description
技术领域
本发明设计电路放电保护领域，特别涉及一种串联ggNMOS管及制备方法、多VDD-VSS芯片。
背景技术
静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。静电释放（ESD，Electro-Static discharge）无论对于电子产品制造商还是消费者而言代价都很高。ggNMOS是目前广泛使用的一种ESD保护结构，它利用现有CMOS工艺通过寄生BJT效应产生Snapbakc效应，泻放静电电荷，从而达到ESD保护功能。为了满足高电压下ESD保护的需求，出现了具有高维持电压和高击穿电压特性的串联ggNMOS器件。在串联ggNMOS应用中，大部分为源漏共享式串联ggNMOS，其上nmos的源区和下nmos的漏区在硅内共享。
发明内容
本发明的目的之一是提供一种串联ggNMOS管及制备方法、多VDD-VSS芯片。
根据本发明的一个方面，提供一种串联ggNMOS管包括：串联ggNMOS管、虚拟栅；所述串联ggNMOS管由制作在半导体基底上的两个NMOS管串联形成；所述虚拟栅置于所述串联ggNMOS管的上nmos管的源区与所述串联ggNMOS管的下nmos管的漏区之间。
根据本发明的另一个方面，提供一种制备串联ggNMOS管的方法。
根据本发明的另一个方面，提供一种多VDD-VSS芯片，所述VDD-VSS芯片包括三组VDD总线（41）、（42）及（43），核心电路（45）、（46）及（47），所述核心电路45连接在VDD总线（41）与VSS总线（44）之间，核心电路（46）连接在VDD总线（42）与VSS总线（44）之间，核心电路（47）连接在VDD总线（43）与VSS总线（44）之间，其特征在于，还包括权利要求1所述的虚拟栅隔离的串联ggNMOS管；所述虚拟栅隔离的串联ggNMOS管连接在所述VDD总线（41）与VSS总线（44）之间，还连接VDD总线（43）与VSS总线（44）之间。
根据本发明提供的串联ggNMOS管，具有更高的击穿电压Vt1，能够满足更高电压的ESD保护需求。
附图说明
图1是本发明实施例提供的串联ggNMOS管的结构示意图；
图2是本发明实施例提供的制备串联ggNMOS管的流程示意图；
图3是本发明实施例提供的串联ggNMOS管的一应用示例示意图。
具体实施方式
如图1所示，本发明实施例提供的串联ggNMOS管，其包括：串联ggNMOS管、虚拟栅17。其中，串联ggNMOS管由制作在半导体基底10（由体硅、GaAs、SOI等各种半导体工艺所制的p型半导体基底）上的两个NMOS管串联形成。上nmos管的漏区11、上nmos管的源区12和上nmos管的栅15共同构成上nmos管。下nmos管的漏区13、下nmos管的源区14和下nmos管的栅16共同构成下nmos管。虚拟栅17设置在上nmos管的源区12和下nmos管的漏区13之间。上nmos管的漏区11接电压Vd。虚拟栅17接电压Vf。下nmos管的源区14、上nmos管的栅15及下nmos管的栅16接地。上nmos管的源区12与下nmos管的漏区13连接。
虚拟栅17的主要作用有两个：一、是隔断串联ggNMOS的上nmos的源于下nmos的漏在硅内的连接。选择不同的隔离栅长度，可以在不同程度上隔断串联ggNMOS的上nmos的源于下nmos的漏在硅内的连接，在适当的范围内调整串联ggNMOS的击穿电压。二、是通过在虚拟栅上不加过加不同电压Vf，得到不同击穿电压的串联ggNMOS器件，满足多电压保护的需求。虚拟栅浮空时，串联ggNMOS器件的击穿电压Vt1max最大;虚拟栅接地或加一小电压Vf1，使虚拟栅17下部分处于积累状态时，得到串联ggNMOS器件的击穿电压Vt1middle；虚拟栅接一电压Vf2，使虚拟栅17下部分处于反型状态时，得到串联ggNMOS器件的击穿电压Vt1min。
如图2所示，本发明实施例提供一种制备串联ggNMOS管的方法，主要步骤如图2(a)~图2(d)所示。
参阅图2(a)，在p型衬底28上外延生长3μm的p型外延29。在外延29上淀积刻蚀多晶硅栅，形成上nmos管的栅15、上nmos管的栅26和虚拟栅27。
参阅图2(b)，掩模光刻之后进行n注入。注入浓度5e15，能量100keV的As离子，在图示位置形成上nmos管的漏区高浓度离子注入区211、上nmos管的源区高浓度离子注入区221、下nmos管的漏区高浓度离子注入区231和下nmos管的源区高浓度离子注入区241。
参阅图2(c)，经过去胶、涂胶、掩模、光刻之后进行p注入。注入浓度5e15，能量100keV的B离子，在图示位置形成高浓度离子注入区201。
参阅图2(d)，经过去胶、退火（退火时间为30分钟，退火温度为950摄氏度）之后，上nmos管的漏区高浓度离子注入区221扩散成上nmos管的漏区11，上nmos管的源区高浓度离子注入区221扩散成上nmos管的源区12，下nmos管的漏区高浓度离子注入区231扩散成下nmos管的漏区13，下nmos管的源区高浓度离子注入区241扩散成下nmos管的源区14。
将上nmos管的漏区11接电压Vd；虚拟栅17接电压Vf；下nmos管的源区14、上nmos管的栅15及下nmos管的栅16接地。上nmos管的源区12与下nmos管的漏区13连接。
此结构的制作过程经过少许修改可以与各类工艺流程相兼容，且不增加额外成本。
如图3所示，本发明实施例提供一种将虚拟栅隔离的串联ggNMOS结构作为多VDD-VSS芯片的VDD-VSS泻放通道的一则应用示例。
多VDD-VSS芯片内有3组VDD总线41、42、43。一组VSS总线44接地。VDD总线41工作在+5V，VDD总线42工作在+10V，VDD总线43工作在+15V。核心电路45（ESD设计所要保护的电路部分，被称做核心电路）连接在VDD总线41与VSS总线44之间。核心电路46连接在VDD总线42与VSS总线44之间，核心电路47连接在VDD总线43与VSS总线44之间。
作为VDD-VSS泻放通道，虚拟栅隔离的串联ggNMOS 管48亦连在VDD总线41与VSS总线44之间。在Vf=+3V时，虚拟栅隔离的串联ggNMOS管48具有较小的击穿电压Vt1=8V，能够安全的泻放掉VDD总线41到VSS总线44的静电电流。
虚拟栅隔离的串联ggNMOS 管49亦连在VDD总线42与VSS总线44之间。在Vf=+1V时，虚拟栅隔离的串联ggNMOS 48的击穿电压Vt1=18V，能够安全的泻放掉VDD总线42到VSS总线44的静电电流。
虚拟栅隔离的串联ggNMOS 管49亦连在VDD总线43与VSS总线44之间。在虚拟栅浮空时，虚拟栅隔离的串联ggNMOS 48具有较大的击穿电压Vt1=15V，能够安全的泻放掉VDD总线43到VSS总线44的静电电流。
由此可见，虚拟栅隔离的串联ggNMOS通过施加不同的电压Vf而得到不同的击穿电压，从而满足了多电压ESD保护需求。
本发明通过虚拟栅通过阻挡注入的方法，隔断串联ggNMOS的上nmos的源于下nmos的漏在硅内的连接，以此形成上nmos的源于下nmos的漏在硅内呈隔断状态的虚拟栅隔离的串联ggNMOS。
本发明具有以下有益效果：
1、相对于源漏共享式串联ggNMOS，本发明形成的隔离式串联ggNMOS具有更高的击穿电压Vt1，能够满足更高电压的ESD保护需求。
2、相对于用氧化物在硅内隔离上nmos的源区和下nmos的漏区，本发明亦具有巨大优势。氧化物宽度不易控制、精度差、不稳定，与退火时间温度相关性大，不易移植。特别是在一些具有高温或长时间退火的扩散工艺中氧化物宽度过宽，一旦氧化物隔离，串联ggNMOS的击穿电压将陡然升高到很大的值而不能降低。利用本方法，选择适当的隔离栅长度，完全可以把串联ggNMOS的击穿电压提升量控制在适当的范围内。
3、 本发明所述隔离栅除了隔断串联ggNMOS的上nmos的源于下nmos的漏在硅内的连接的作用外，还可以通过在虚拟栅上不加过加不同电压，使其工作在浮空、接地或者加电压状态。隔离栅不同的状态对应不同的串联ggNMOS击穿电压，使得器件可以适用于不同电压需求的ESD保护要求。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (8)
1.一种串联ggNMOS管，其特征在于，包括：
串联ggNMOS管、虚拟栅(17)；
所述串联ggNMOS管由制作在半导体基底上的两个NMOS管串联形成；
所述虚拟栅(17)置于所述串联ggNMOS管的上nmos管的源区(12)与所述串联ggNMOS管的下nmos管的漏区(13)之间。
2.根据权利要求1所述的串联ggNMOS管，其特征在于：
所述上nmos管的漏区(11)接电压Vd；所述虚拟栅(17)接电压Vf；所述下nmos管的源区(14)、上nmos管的栅(15)及下nmos管的栅(16)接地；上nmos管的源区(12)与下nmos管的漏区(13)连接。
3.一种制备串联ggNMOS管的方法，其特征在于，包括：
在p型衬底(28)上外延生长得p型外延(29)；
在p型外延(29)上淀积刻蚀多晶硅栅，形成上nmos管的栅(15)、下nmos管的栅(16)和虚拟栅(17)；
掩模光刻之后对p型外延(29)进行n注入，在所述p型外延(29)形成上nmos管的漏区(11)高浓度离子注入区(211)、上nmos管的源区(12)高浓度离子注入区(221)、下nmos管的漏区(13)高浓度离子注入区(231)和下nmos管的源区(14)高浓度离子注入区(241)；
经过去胶、涂胶、掩模、光刻之后对p型外延(29)进行p注入，在所述p型外延(29)形成高浓度离子注入区(201)；
经过去胶、退火之后，上nmos管的漏区高浓度离子注入区(211)扩散成上nmos管的漏区(11)，上nmos管的源区(12)高浓度离子注入区(221)扩散成上nmos管的源区(12)，下nmos管的漏区高浓度离子注入区(231)扩散成下nmos管的漏区(13)，下nmos管的源区高浓度离子注入区(241)扩散成下nmos管的源区(14)。
4.根据权利要求3所述的方法，其特征在于，还包括：
将上nmos管的漏区(11)接电压Vd；
将所述虚拟栅(17)接电压Vf；所述下nmos管的源区(14)、上nmos管的栅(15)及下nmos管的栅(16)接地；上nmos管的源区(12)与下nmos管的漏区(13)连接。
5.根据权利要求3所述的方法，其特征在于，所述n注入是：
注入浓度5X1015/CM-2，能量100keV的As离子。
6.根据权利要求3所述的方法，其特征在于，所述p注入是：
注入浓度5X1015/CM-2，能量100keV的B离子。
7.根据权利要求3所述的方法，其特征在于：
所述退火的温度是950摄氏度，所述退火的时间为30分钟。
8.一种多VDD-VSS芯片，所述VDD-VSS芯片包括三组VDD总线(41)、(42)及(43)，核心电路(45)、(46)及(47)，所述核心电路45连接在VDD总线(41)与VSS总线(44)之间，核心电路(46)连接在VDD总线(42)与VSS总线(44)之间，核心电路(47)连接在VDD总线(43)与VSS总线(44)之间，其特征在于，还包括权利要求1所述的虚拟栅隔离的串联ggNMOS管；所述虚拟栅隔离的串联ggNMOS管连接在所述VDD总线(41)与VSS总线(44)之间，还连接VDD总线(43)与VSS总线(44)之间。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429079B1 (en) * | 1997-10-22 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| CN1402358A (zh) * | 2001-08-22 | 2003-03-12 | 联华电子股份有限公司 | 高基底触发效应的静电放电保护元件结构及其应用电路 |
| TW200425459A (en) * | 2003-05-02 | 2004-11-16 | Ind Tech Res Inst | ESD protection circuits for mixed-voltage buffers |
| CN1601747A (zh) * | 2003-07-17 | 2005-03-30 | 财团法人工业技术研究院 | 用于芯片上静电放电防护的具有深n型井的有效开启双极结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624495B2 (en) * | 1997-04-23 | 2003-09-23 | Altera Corporation | Adjustable threshold isolation transistor |
| US6498357B2 (en) * | 2001-02-09 | 2002-12-24 | United Microelectronics Corp. | Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process |
-
2011
- 2011-05-19 CN CN201110130029.8A patent/CN102790047B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429079B1 (en) * | 1997-10-22 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| CN1402358A (zh) * | 2001-08-22 | 2003-03-12 | 联华电子股份有限公司 | 高基底触发效应的静电放电保护元件结构及其应用电路 |
| TW200425459A (en) * | 2003-05-02 | 2004-11-16 | Ind Tech Res Inst | ESD protection circuits for mixed-voltage buffers |
| CN1601747A (zh) * | 2003-07-17 | 2005-03-30 | 财团法人工业技术研究院 | 用于芯片上静电放电防护的具有深n型井的有效开启双极结构 |
Non-Patent Citations (2)
| Title |
|---|
| Design of High-Voltage-Tolerant ESD Protection Circuit in Low-Voltage CMOS Processes;Ming-Dou Ker,et.;《IEEE Transactions on Device and Materials Reliability》;20090331;第9卷(第1期);49-58 * |
| Whole-Chip ESD Protection Design with Efficient VDD-to-VSS ESD Clamp Circuits for Submicron CMOS VLSI;Ming-Dou Ker;《IEEE Transactions On Electron Devices》;19990131;第46卷(第1期);173-183 * |
Also Published As
| Publication number | Publication date |
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