CN101728393A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明披露了一种半导体器件及其制造方法。该半导体器件设置集成电路中，该集成电路包括第一和第二导电型高压晶体管和第一和第二导电型低压晶体管中的至少两个，其中，第一导电型高压晶体管包括：第一导电型阱，设置在半导体衬底中；器件隔离膜，设置在第一导电型阱中；栅极图样，设置在第一导电型阱上；第二导电型漂移区，设置在栅极图样相对侧的半导体衬底中；第二导电型源极和漏极区，设置在第二导电型漂移区中；采集区，用来接收偏置电压；以及第一导电型第一闭锁抑制区，设置在采集区下方。因此，可以有利地降低并防止闭锁而无需使用任何相关的双保护环，并可以消除形成第一和第二闭锁抑制区的任何附加的过程的必要性。
Description
本申请要求于2008年11月3日提交的韩国专利申请第10-2008-0108304号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法。更具体地，本发明涉及一种包含高压和低压晶体管的集成电路(integrated circuit，IC)的半导体器件以及制造半导体器件的方法。
背景技术
作为显示驱动器集成电路有用的源驱动器集成电路根据其应用而在电源电压区略有不同。笔记本电脑具有3.3V的低压区和13.5V的高压区。LCD电视具有3.3V的低压区和20V的高压区。为实现此目的，集成电路包括p型和n型高压晶体管以及p型和n型低压晶体管中的至少两个。
在下文中，将参照附图描述用于防止并降低在集成电路上产生的闭锁(latchup)的相关半导体器件。
图1是用来示出闭锁的普通集成电路的示意图，其中集成电路包括P阱10、N阱20、高浓度n掺杂区(N+)30和40以及高浓度p掺杂区(P+)32和42。
参照图1，在采用双P阱和N阱10和20的互补金属氧化物半导体(CMOS)中，寄生PNPN型可控硅整流器(silicon controlledrectifier，SCR)必定在电源器件(VDD-VSS)之间形成。当半导体集成电路工作时，这种寄生SCR元件可以导通。此外，一旦寄生SCR导通，只有在电源断开时寄生SCR才断开。由于这个原因，可能存在重要的可靠性问题。
在图1中，要产生闭锁，由寄生NPN晶体管(Qnpn)的增益乘以寄生PNP晶体管(Qpnp)的增益而得到的值应至少为1，当P型阱电阻(Rpsub)和n型阱电阻(Rnwell)增加时，PNPN SCR可以容易地闭锁。
图2是示出了用来防止闭锁的相关集成电路的示意图，其中，该集成电路包括衬底50、n型阱60和64、P型阱62和66、器件隔离膜70至78、高浓度杂质掺杂区90至98以及栅极图样80和82。
如图2所示的相关集成电路包括另外的保护环93和94以降低寄生NPN晶体管(Qnpn)和寄生PNP晶体管Qpnp的增益因素(gainelement)。即，如图2所示的距离x的增加可以防止两个寄生晶体管(即，寄生NPN和PNP晶体管)同时工作。通常采用图2中所示的双保护环93和94来防止在输入/输出(input/output，I/O)端上的闭锁的发生，其中，在输入/输出端处存在静电放电(electrostaticdischarge，ESD)保护电路。然而，当内部驱动阶(inner driver stage)或核心阶(core stage)也采用了双保护环时，则增加了集成电路的芯片尺寸。由于这个原因，将保护环结构应用到核心阶是极其困难的。
发明内容
因此，本发明针对一种半导体器件及其制造方法，该半导体器件及其制造方法基本上避免了由于相关技术的限制和缺点导致的一个或多个问题。
本发明的一个目的在于提供一种半导体器件及其制造方法，该半导体器件及其制造方法能够防止集成电路的闭锁而无需使用任何双保护环。
为了实现这些目的和其他优点以及根据本发明的目的，如在本文中所体现和概括描述的，提供了一种设置在集成电路中的半导体器件，该集成电路包括第一和第二导电型高压晶体管和第一和第二导电型低压晶体管中的至少两个，其中，第一导电型高压晶体管包括：第一导电型阱，设置在半导体衬底中；器件隔离膜，设置在第一导电型阱中；栅极图样，设置在第一导电型阱上；第二导电型漂移区，设置在栅极图样相对侧的半导体衬底中；第二导电型源极和漏极区，设置在第二导电型漂移区中；采集区，用来接收偏置电压；以及第一导电型第一闭锁抑制区，设置在采集区下方。
根据本发明的另一方面，提供了一种用于制造包含在集成电路中的半导体器件的方法，该集成电路包括第一和第二导电型高压晶体管和第一和第二导电型低压晶体管中的至少两个，所述方法包括：在半导体衬底中形成第一导电型阱；形成器件隔离膜，以限定第一导电型阱中的有源区；在第一导电型阱中形成第二导电型漂移区，以便第二导电型漂移区以预定的距离彼此间隔开；在抽头区(tapregion)形成第一导电型第一闭锁抑制区；在第二导电型漂移区之间形成栅极图样；以及将离子注入到位于栅极图样两侧的第二导电型漂移区以形成第二导电型漏极和源极区。
可以理解的是，本发明的上述总体描述和以下的具体描述都是示例性的和说明性的，并且旨在提供对所要求的本发明的进一步解释。
附图说明
附图被包括用来提供对本发明的进一步理解，并结合于此而构成本申请的一部分。本发明的示例性实施例连同描述都用来解释本发明的原理。在附图中：
图1是用来示出闭锁的普通集成电路的示意图；
图2是示出用来防止闭锁的相关集成电路的示意图；
图3是示出了根据本发明的一个实施例的半导体器件的截面图；
图4示出了根据本发明的另一个实施例的半导体器件的截面图；
图5A至5C是示出了用来制造根据本发明的实施例的半导体器件的方法的过程截面图；以及
图6是示出了突发击穿仿真(snapback simulation)结果的曲线图以示出本发明和相关技术的突发击穿特性。
具体实施方式
在下文中，虽然是在权利要求中提到的第一导电型是p型而第二导电型是n型的假定下描述了本发明，但是本发明不限于此。即，在第一导电型是n型而第二导电型是p型的假定下，可以以相同的方式实施本发明。此外，如以下所述，半导体器件是p型或n型高压晶体管，但本发明不限于此。并且，半导体器件可以被包含在包括p型和n型低压晶体管中的至少一个的集成电路中。
在下文中，将根据本发明的一个实施例结合附图来描述半导体器件。为便于理解，在半导体器件是漏极扩展金属氧化物半导体(metal oxide semiconductor，MOS)晶体管的假定下描述本发明，并且本发明不限于此。即，本发明可以应用于各种高压晶体管。
图3是示出了根据本发明的一个实施例的半导体器件的截面图。
图3中所示的半导体器件包括高压(HV)NMOS晶体管和HVPMOS晶体管。
参照图3，p型阱(HPW)110和n型阱(HNW)112形成在p型半导体衬底(P-衬底)100上。形成在各个阱110和112中的器件隔离膜120至128限定了其中的有源区(active region)和无源区(non-active region)。
栅极图样150形成在HPW 110上。栅极图样150包括栅极绝缘图样154和栅电极152。类似地，栅极图样160形成在HNW 112上。栅极图样160包括栅极绝缘图样164和栅电极162。在图3中，可以在栅极图样150和160的两侧形成隔离体(未示出)。
在HV NMOS晶体管中，n型漂移区(NDT)130和132在栅极图样150相对侧的HPW 110中并彼此间隔开。在HV PMOS晶体管中，p型漂移区(PDT)134和136在栅极图样160相对侧的HPW112中并彼此间隔开。图3中所示的NDT 130和132以及PDT 134和136分别与栅极图样150和160接触，或者隔开相同的距离。
此时，在HV NMOS晶体管中，高浓度n型漏极和源极区(N+)180和182分别形成在NDT 130和132中。在HV PMOS晶体管中，高浓度p型漏极和源极区(P+)184和186分别形成在PDT 134和136中。
此外，采集区(pick-up region)190和192(偏置电压施加在190和192上)形成在各个的晶体管中。例如，在HV NMOS晶体管的情况下，接地电压(GND)作为偏置电压施加到采集区190，在HV PMOS晶体管的情况下，电源电压(supply voltage，VDA)作为偏置电压施加到采集区192。即，采集区190和192对半导体器件的内部操作(inherent operation)没有任何影响。
根据本发明，在HV NMOS晶体管中，p型第一闭锁抑制区(latch-up inhibiting region)140形成在采集区190下方，在HVPMOS晶体管中，n型第一闭锁抑制区142形成在采集区192下方。
在这种情况下，根据本发明的一个实施例，HV NMOS晶体管中的第一闭锁抑制区140的浓度可以等于HV PMOS晶体管中的p型漂移区(PDT)134和136的浓度。即，第一闭锁抑制区140可以由PDT形成。这就是当在HV PMOS晶体管中形成PDT 134和136时，可以在HV NMOS晶体管中形成第一闭锁抑制区140的原因。同样地，HV PMOS晶体管中的第一闭锁抑制区142的浓度可以等于HV NMOS晶体管中的NDT 130和132的浓度。即，第一闭锁抑制区142可以由NDT形成。这就是当在HV NMOS晶体管中形成NDT 130和132时，可以在HV PMOS晶体管中形成第一闭锁抑制区142的原因。
根据本发明的另一实施例，HV NMOS晶体管中的第一闭锁抑制区140的浓度可以等于低压(LV)NMOS晶体管(未示出)中的P型阱(未示出)的浓度。即，第一闭锁抑制区140可以由P型阱形成。这就是当在LV NMOS晶体管中形成P型阱时，可以在HVNMOS晶体管中形成第一闭锁抑制区140的原因。同样地，HVPMOS晶体管中的第一闭锁抑制区142的浓度可以等于LV PMOS晶体管(未示出)中的n阱(未示出)的浓度。即，第一闭锁抑制区142可以由n阱形成。这就是可以形成HV PMOS晶体管的第一闭锁抑制区142而同时形成LV PMOS晶体管的n阱的原因。
图3中所示的p型第一闭锁抑制区140的浓度可以高于HPW110的浓度，n型第一闭锁抑制区142的浓度可以高于HNW 112的浓度。此外，p型采集区190的浓度可以高于p型第一闭锁抑制区140的浓度，n型采集区192的浓度可以高于n型第一闭锁抑制区142的浓度。
在下文中，将根据本发明的另一个实施例参照附图描述一种半导体器件，其中，由PDT形成第一闭锁抑制区140，由NDT形成第一闭锁抑制区142。
图4示出了根据本发明的另一个实施例的半导体器件的截面图。
除了图4中的半导体器件还包括第二闭锁抑制区200和202之外，图4中的半导体器件与图3中的半导体器件是相同的，因此，在图3和图4中，以相同标号表示相同的元件。在下文中，将只描述图4中所示的半导体器件与图3中所示的半导体器件的不同之处。
与图3中不同的是，图4中的半导体器件进一步包括第二闭锁抑制区200和202。HV NMOS晶体管中的p型第二闭锁抑制区200形成第一闭锁抑制区140的下方，而HV PMOS晶体管中的n型第二闭锁抑制区202形成第一闭锁抑制区142的下方。
在这种情况下，根据本发明，HV NMOS晶体管中的第二闭锁抑制区200的浓度可以等于LV NMOS晶体管中P型阱(未示出)的浓度。这就是可以在HV NMOS晶体管中形成第二闭锁抑制区200，而同时在LV NMOS晶体管中形成P型阱的原因。同样地，HV PMOS晶体管中的第二闭锁抑制区202的浓度可以等于LVPMOS晶体管(未示出)中的n型阱(未示出)的浓度。这就是可以在HV PMOS晶体管中形成第二闭锁抑制区202，而同时在LVPMOS晶体管中形成n型阱的原因。
根据本发明，如图4所示，p型第二闭锁抑制区200的浓度可以高于HPW 110的浓度，n型第二闭锁抑制区202的浓度可以高于HNW 112的浓度。此外，p型第一闭锁抑制区140的浓度不低于p型第二闭锁抑制区200的浓度，n型第一闭锁抑制区142的浓度不低于n型第二闭锁抑制区202的浓度。
此外，可以在图3和图4中所示的半导体器件上进一步形成层间介电薄膜(未示出)、接触孔(未示出)和接触插塞(未示出)。这是在本领域中众所周知的，因此省略其详细说明。
在前述本发明半导体器件不包括第一和第二闭锁抑制区140、142、200和202的情况下，可能产生以下问题。
NDT 130和132以及HPW 110在HV NMOS晶体管中必然具有低的浓度以抑制高电压。同样地，PDT 134和136以及HNW 112在HV PMOS晶体管必然中具有低的浓度。因此，HPW 110中的电阻Rp1和Rp2出现在寄生双极晶体管Q1的发射极和基极之间。此外，HNW 112中的电阻Rn1和Rn2出现在寄生双极晶体管Q2的发射极和基极之间。因此，在寄生双极晶体管的情况下，当基极和发射极之间的电势差(Vbe)为0.7伏或更高时，寄生NPN晶体管Q1进入正常工作模式。从而，采用低浓度的HV过程必然需要更高的电阻Rp1、Rp2、Rn1和Rn2。因此，即使施加了低电流，寄生双极晶体管Q1和Q2仍能很容易地工作，从而不利地导致集成电路的闭锁。
然而，如图3所示，在根据本发明的包含在集成电路中的半导体器件中，第一闭锁抑制区140和142形成在采集区190和192的下方，以便区域140和142的浓度高于HPW 110和HNW 112的浓度。从而，通过降低电阻Rp1和Rn1可以改善闭锁特性。特别地，图4中所示的半导体器件进一步包括第二闭锁抑制区200和202，从而进一步降低了电阻Rp1和Rn1，更加改善了闭锁特性。这导致了浓度的增加，从而引起了击穿电压的降低。然而，HPW 110和HNW 112之间的击穿电压高于NDT 130或132和HPW 110之间的击穿电压以及PDT 134或136和HNW 112之间的击穿电压，其中，NDT 130或132和HPW 110之间的击穿电压，以及PDT 134或136和HNW 112之间的击穿电压分别确定了HVNMOS晶体管的击穿电压和HV PMOS晶体管的击穿电压。因此，尽管半导体器件进一步包括第二闭锁抑制区200和202，其仍能够表现出足够的击穿电压余量。
在下文中，将根据本发明的优选实施例参照附图来描述图4中所示半导体器件的制造方法。
图5A至5C是示出了用来制造根据本发明实施例的半导体器件的方法的过程截面图。
参照图5A，在半导体衬底100上形成HPW 110和HNW 112。例如，通过在半导体衬底100的上表面上涂敷(或应用)光刻胶(未示出)，通过光刻工艺图样化光刻胶并将p型离子掺杂到HV NMOS晶体管中，从而形成HPW 110，其中，使用图样化的光刻胶(未示出)作为离子注入掩膜以敞开一个区域(HV NMOS晶体管形成在该区域)，将p型离子掺杂到HV NMOS晶体管中。然后，通过在半导体衬底100的上表面涂敷另一光刻胶(未示出)，通过光刻工艺图样化光刻胶并将n型离子掺杂到HV PMOS晶体管中，以形成HNW 112，其中，使用图样化的光刻胶(未示出)作为离子注入掩膜以敞开一个区域(HV PMOS晶体管形成在该区域)，将n型离子注入HV PMOS晶体管中。
然后，在HPW 110和HNW 112中形成限定有源区和无源区的器件隔离膜120至128。用来形成器件隔离膜120至128的工艺是本领域众所周知的，从而省略其详细说明。
然后，在器件隔离膜122和124之间的抽头区(tap region)中形成第二闭锁抑制区200，在器件隔离膜124和126之间的抽头区形成第二闭锁抑制区202。如此处所使用的，术语“抽头区(tapregion)”指的是形成图4中所示的采集区190和192的区域。
根据本发明，可以在HV NMOS晶体管中形成第二闭锁抑制区200，而同时在LV NMOS晶体管中形成P型阱。同样地，可以在HV PMOS晶体管中形成第二闭锁抑制区202，而同时在LV PMOS晶体管中形成n型阱。
然后，在HPW 110中形成NDT 130和132以便它们以预定的距离彼此间隔开，以及在HNW 112中形成PDT 134和136以便它们以预定的距离彼此间隔开。NDT 130和132以及PDT 134和136的形成工艺是本领域众所周知的，从而省略其详细说明。
此时，p型第一闭锁抑制区140形成在HV NMOS晶体管的抽头区中的第二闭锁抑制区200中。此外，n型第一闭锁抑制区142形成在HV PMOS晶体管的抽头区中的第二闭锁抑制区202中。此时，可以在HV NMOS晶体管中形成第一闭锁抑制区140，而同时在HV PMOS晶体管中形成PDT 134和136。同样地，可以在HVPMOS晶体管中形成第一闭锁抑制区142，而同时在HV NMOS晶体管中形成NDT 130和132。
在下文中，如图5B所示，在HV NMOS晶体管中的NDT 130和132之间形成栅极图样150。此外，在HV PMOS晶体管中的PDT 134和136之间形成栅极图样160。例如，在半导体衬底100的整个表面的上方顺序沉积栅极绝缘膜(未示出)和多晶硅层(未示出)或金属层(未示出)，然后将它们图样化以形成栅极图样150和160，栅极图样150和160包括图样化的栅极绝缘膜154和164以及栅电极152和162。
然后，如图5C所示，将高浓度杂质离子注入至位于HV NMOS晶体管中的栅极图样150两侧的NDT 130和132以形成n型漏极和源极区180和182。此外，将高浓度杂质离子注入至位于HV PMOS晶体管中的栅极图样160两侧的PDT 134和136以形成p型漏极和源极区186和184。在注入高浓度杂质离子过程中，栅极图样150和160作为离子注入掩膜。当在栅极图样150和160的两侧形成隔离体(未示出)时，栅极图样150和160以及隔离体被用作离子注入掩膜以形成源极和漏极区180至186。
当在HV PMOS晶体管中形成源极和漏极区184和186时，可以在HV NMOS晶体管的抽头区中形成接收偏置电压(GND)的采集区190。此外，当在HV NMOS晶体管中形成漏极和源极区180和182时，可以在HV PMOS晶体管的抽头区中形成接收偏置电压(VDA)的采集区192。
以上提到的图5A至5C示出了用于制造图4中所示的半导体器件的方法。用于制造图3中所示的半导体器件的方法可以通过省略形成第二闭锁抑制区200和202的工艺来获得，其中，在图3中，由PDT形成第一闭锁抑制区140，由NDT形成第一闭锁抑制区142。
此外，可以通过省略如图5A中所示的形成第一闭锁抑制区140和142的工艺来制造图3中所示的包括第一闭锁抑制区140和142的半导体器件，其中，在图3中，由P型阱形成第一闭锁抑制区140，由n型阱形成第一闭锁抑制区142。在这种情况下，在HV NMOS晶体管中形成p型第一闭锁抑制区140，继而在LV NMOS晶体管中形成p型阱。此外，在HV PMOS晶体管中形成n型第一闭锁抑制区142，继而在LV PMOS晶体管中形成n型阱。即，图5A中所示的区域200和202分别对应图3中所示的第一和第二闭锁抑制区140和142。
只要能够在采集区190和192下方形成第一和第二闭锁抑制区140、142、200和202中的至少一个，则本发明的用于制造半导体器件的方法不局限于与除了区域140、142、200和202以外的区域有关的过程的顺序。
图6是示出了用来示出本发明和相关技术的突发击穿特性的突发击穿仿真结果的曲线图。在该曲线图中，横轴表示漏电压，纵轴表示漏电流。
参照图6，情况1示出了存在于现有技术中的突发击穿特性。在这种情况下，半导体器件在高于工作电压(20V)的触发电压(Vt1)下工作。然而，情况1具有低的维持电压(holding voltage)(Vh)和维持电流(holding current)(Ih)。由于低的Ih，情况1必然受到根据外部操作而产生的闭锁的影响。
在情况2中，HPW和HNW的浓度在相关工艺条件下提高至大约30％。从图示中，由于电阻Rp和Rn的减小，情况2示出Ih增加了25％。
然而，与情况1和2相比，情况3(根据本发明的图3中所示的半导体器件)和图4中所示的情况4示出Ih分别提高了67％和273％，其中，在情况3中，第一闭锁抑制区140作为PDT形成，第一闭锁抑制区142作为NDT形成。具体地，甚至在大约100℃的高温下评估了在高温下工作的电视(TV)芯片的闭锁特性，在高温下，电视芯片的闭锁特性是相同的。
从上述显而易见的是，通过根据本发明的半导体器件及其制造方法，由于在采集区下方形成了第一和第二闭锁抑制区中的至少一个，所以无需使用任何相关的双保护环，就可以相当显著地提高集成电路中的PNPN SCR结构的维持电流(Ih)，特别是，预驱动阶(pre-driver stage)，从而改善并防止了闭锁。此外，可以形成第一和第二闭锁抑制区，而同时形成NDT和PDT以及低电压晶体管阱，从而有利地消除了形成第一和第二闭锁抑制区的任何附加过程的必要性。
在不脱离本发明的精神和范围内可以作各种修改及变形，这对于本领域的技术人员而言是显而易见的。因此，本发明意在涵盖在所附权利要求及其等同替换的范围内的对本发明的修改和变形。
Claims (10)
1.一种设置在集成电路中的半导体器件，所述集成电路包括第一和第二导电型高压晶体管和第一和第二导电型低压晶体管中的至少两个，
其中，所述第一导电型高压晶体管包括：
第一导电型阱，设置在半导体衬底中；
器件隔离膜，设置在所述第一导电型阱中；
栅极图样，设置在所述第一导电型阱上；
第二导电型漂移区，设置在所述栅极图样相对侧的所述半导体衬底中；
第二导电型源极和漏极区，设置在所述第二导电型漂移区中；
采集区，用来接收偏置电压；
以及第一导电型第一闭锁抑制区，设置在所述采集区的下方。
2.根据权利要求1所述的半导体器件，进一步包括形成在所述第一闭锁抑制区下方的第一导电型第二闭锁抑制区。
3.根据权利要求1所述的半导体器件，其中，所述第一闭锁抑制区的浓度等于所述第二导电型高压晶体管的所述第二导电型漂移区的浓度，所述第二闭锁抑制区的浓度等于所述第一导电型低压晶体管的所述第二导电型阱的浓度。
4.根据权利要求1所述的半导体器件，其中，所述第一闭锁抑制区的浓度等于所述第一导电型低压晶体管的所述第二导电型阱的浓度。
5.根据权利要求1所述的半导体器件，其中，所述第一和第二闭锁抑制区的浓度高于所述阱的浓度，所述第一闭锁抑制区的浓度高于所述第二闭锁抑制区的浓度。
6.一种用于制造半导体器件的方法，所述半导体器件包含在集成电路中，所述集成电路包括第一和第二导电型高压晶体管和第一和第二导电型低压晶体管中的至少两个，
所述方法包括：
在半导体衬底中形成第一导电型阱；
在所述第一导电型阱中形成器件隔离膜以限定有源区；
在所述第一导电型阱中形成第二导电型漂移区，以便所述第二导电型漂移区以预定的距离彼此间隔开；
在抽头区中形成第一导电型第一闭锁抑制区；
在所述第二导电型漂移区之间形成栅极图样；以及
将离子注入到位于所述栅极图样两侧的所述第二导电型漂移区以形成第二导电型漏极和源极区。
7.根据权利要求6所述的方法，进一步包括在所述抽头区形成采集区以接收偏置电压。
8.根据权利要求6所述的方法，进一步包括在所述第一闭锁抑制区下方形成第一导电型第二闭锁抑制区。
9.根据权利要求6所述的方法，其中，形成所述第一闭锁抑制区，而同时在所述第二导电型高压晶体管中形成第二导电型漂移区，以及
形成所述第二闭锁抑制区，而同时在所述第一导电型低压晶体管中形成所述第二导电型阱。
10.根据权利要求6所述的方法，其中，形成所述第一闭锁抑制区，而同时在所述第一导电型低压晶体管中形成第二导电型阱。
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