JPH0330476A - Ｍｉｓトランジスタとこれを用いた保護回路 - Google Patents
Ｍｉｓトランジスタとこれを用いた保護回路Info
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- JPH0330476A JPH0330476A JP1165930A JP16593089A JPH0330476A JP H0330476 A JPH0330476 A JP H0330476A JP 1165930 A JP1165930 A JP 1165930A JP 16593089 A JP16593089 A JP 16593089A JP H0330476 A JPH0330476 A JP H0330476A
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- Japan
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Links
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- 239000012535 impurity Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 27
- 230000006378 damage Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
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- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＳ（もしくはＭＯＳ））ランジスタとこ
れを利用して静電破壊から半導体装置を保護する保護回
路に関するものである。
れを利用して静電破壊から半導体装置を保護する保護回
路に関するものである。
従来の技術
近年、半導体装置は、それを構成する内部素子が微細化
しながらも、その利用分野の拡大と共に使用環境も様々
なものとなってきたために信頼性および使いやすさの面
から静電破壊に対する耐性の向上が求められている。
しながらも、その利用分野の拡大と共に使用環境も様々
なものとなってきたために信頼性および使いやすさの面
から静電破壊に対する耐性の向上が求められている。
従来、ドレインのゲート近傍のドレイン耐圧を下げたＭ
ＯＳトランジスタを電源端子と接地電位間に、または信
号入力端子と接地電位間に、または電源端子および信号
入力端子の両者と接地電位間に接続して、保護回路を構
成していた。そして装置内部の機能回路を構成する内部
素子が破壊するよりも低い電位で、半導体装置に印加さ
れる過電圧を解消し、静電破壊から半導体装置を保護し
ていた。
ＯＳトランジスタを電源端子と接地電位間に、または信
号入力端子と接地電位間に、または電源端子および信号
入力端子の両者と接地電位間に接続して、保護回路を構
成していた。そして装置内部の機能回路を構成する内部
素子が破壊するよりも低い電位で、半導体装置に印加さ
れる過電圧を解消し、静電破壊から半導体装置を保護し
ていた。
以下に、従来から保護回路に用いられているＭＯＳトラ
ンジスタの構成について説明する。第３図は、ドレイン
領域のゲート近傍に不純物１度を高めた拡散領域が形成
されたＭＯＳトランジスタの平面図であり、第４図は第
３図のＢ −Ｂ ’ ＆ｆｆに沿ったＭＯＳトランジス
タの断面図である。１はｐシリコン基板、２は素子分離
用絶縁膜、３は寄生トランジスタによるリーク電流を防
止するためのｐ形のチャンネルストッパ、４はゲート酸
化膜、５はゲート電極、６はｎ形の低濃度不純物のソー
ス領域、７はｎ形の低濃度不純物のドレイン領域、８は
ドレイン領域７のゲート近傍に設けられたｎ形の高濃度
な不純物領域、９は接地端子、１０は？［１端子または
入力端子である。
ンジスタの構成について説明する。第３図は、ドレイン
領域のゲート近傍に不純物１度を高めた拡散領域が形成
されたＭＯＳトランジスタの平面図であり、第４図は第
３図のＢ −Ｂ ’ ＆ｆｆに沿ったＭＯＳトランジス
タの断面図である。１はｐシリコン基板、２は素子分離
用絶縁膜、３は寄生トランジスタによるリーク電流を防
止するためのｐ形のチャンネルストッパ、４はゲート酸
化膜、５はゲート電極、６はｎ形の低濃度不純物のソー
ス領域、７はｎ形の低濃度不純物のドレイン領域、８は
ドレイン領域７のゲート近傍に設けられたｎ形の高濃度
な不純物領域、９は接地端子、１０は？［１端子または
入力端子である。
図に示したＭＯ８＋−ランジスタのドレイン領域７のゲ
ート近傍の不純物ｌａ度を高めることにより、この部分
における半導体接合領域の降伏耐圧をトレイン領域の他
の部分に比べて低くしている。
ート近傍の不純物ｌａ度を高めることにより、この部分
における半導体接合領域の降伏耐圧をトレイン領域の他
の部分に比べて低くしている。
発明が解決しようとする課題
前記従来の構造では、電源端子または入力）１゛ン子に
過電圧が印加されると、ゲート近傍の高、濃度不純物領
域８におけるｐｎ接合領域の耐圧がドレイン領域７の低
濃度不純物領域におけるｐ ｒ＋接合領゛域の耐圧より
も低いために、降伏状態となり半導体基板へ向って流れ
る降伏電流が生じて印加された過電圧を解消する。しか
し、耐圧が低いｐ ｒｉ接合領域はＭＯＳ トランジス
タのゲート近傍に限られているために、ある程度以上の
過電圧が印加されると降伏電流密度が高くなりすぎてし
まい、過電圧を解消する以前にｐｎ接合部の破壊が生じ
てしまう。より高い過電圧が印加されてもｒ） ＋１接
合領域での降伏電流密度がｐｎ接合領域の破壊を生しな
い程度に低（するためには、従来の構造ではＭＯＳ ト
ランジスタのゲート幅を大きくして高濃度不純物領域８
を拡大する必要があり、この結果、半導体装置の面積そ
のものが大きくなるという問題点を有していた。
過電圧が印加されると、ゲート近傍の高、濃度不純物領
域８におけるｐｎ接合領域の耐圧がドレイン領域７の低
濃度不純物領域におけるｐ ｒ＋接合領゛域の耐圧より
も低いために、降伏状態となり半導体基板へ向って流れ
る降伏電流が生じて印加された過電圧を解消する。しか
し、耐圧が低いｐ ｒｉ接合領域はＭＯＳ トランジス
タのゲート近傍に限られているために、ある程度以上の
過電圧が印加されると降伏電流密度が高くなりすぎてし
まい、過電圧を解消する以前にｐｎ接合部の破壊が生じ
てしまう。より高い過電圧が印加されてもｒ） ＋１接
合領域での降伏電流密度がｐｎ接合領域の破壊を生しな
い程度に低（するためには、従来の構造ではＭＯＳ ト
ランジスタのゲート幅を大きくして高濃度不純物領域８
を拡大する必要があり、この結果、半導体装置の面積そ
のものが大きくなるという問題点を有していた。
さらに、ゲート近傍に高濃度不純物領域８を形成するた
めに製造工程中の熱処理等により高濃度不純物がゲート
下のチャネル領域に拡散してＭ ＯＳトランジスタの特
性を変動させてしまう恐れがある。このために、ＭＯＳ
トランジスタのゲート長もある程度以上に保たねばなら
ず、このことが半導体装置の内部素子の微細化による小
型化を実現するのを妨げる要因の１つとなっていた。
めに製造工程中の熱処理等により高濃度不純物がゲート
下のチャネル領域に拡散してＭ ＯＳトランジスタの特
性を変動させてしまう恐れがある。このために、ＭＯＳ
トランジスタのゲート長もある程度以上に保たねばなら
ず、このことが半導体装置の内部素子の微細化による小
型化を実現するのを妨げる要因の１つとなっていた。
本発明は、上記従来の問題点を解消するもので、半導体
装置の面積を増大させることな（、外部より印加される
過電圧による静電破壊よりの耐圧を向上させることを実
現できるＭＯＳトランジスタおよびそれを利用した保護
回路を提供することを目的とするものである。
装置の面積を増大させることな（、外部より印加される
過電圧による静電破壊よりの耐圧を向上させることを実
現できるＭＯＳトランジスタおよびそれを利用した保護
回路を提供することを目的とするものである。
課題を解決するための手段
前記課題を解決するために、本発明のＭ Ｉ Ｓ ｌ−
ランジスタは、ドレイン領域と素子分離領域との境界面
に前記ドレイン領域と同一導電形で、これよりも高濃度
な不純物領域を有するものである。
ランジスタは、ドレイン領域と素子分離領域との境界面
に前記ドレイン領域と同一導電形で、これよりも高濃度
な不純物領域を有するものである。
またこれを用いた保護回路は、上ＨａＭＩＳトランジス
タのドレイン領域が半導体装置の外部リードに接続され
た入力端子に、ソース領域とゲート電極が共通に電源端
子もしくは接地端子に接続されたものである。
タのドレイン領域が半導体装置の外部リードに接続され
た入力端子に、ソース領域とゲート電極が共通に電源端
子もしくは接地端子に接続されたものである。
作用
本発明のＭＩＳトランジスタを用いて保護回路を構成す
ると入力端子に過電圧が印加された場合、ドレイン領域
と素子分ｍｍ域との境界面という広いｐｎ接合領域で降
伏状態となりそのために降伏電流密度が高くならずｐ０
接合領域の破壊を生じることがないので半導体装置の静
電破壊からの耐圧を向上させることができる。しかも、
ドレイン領域と素子分離領域との境界面を用いるので、
ＭＯＳ トランジスタのゲート幅を増大することなく降
伏電流の流れるｐｎ接合領域を広くとることができる。
ると入力端子に過電圧が印加された場合、ドレイン領域
と素子分ｍｍ域との境界面という広いｐｎ接合領域で降
伏状態となりそのために降伏電流密度が高くならずｐ０
接合領域の破壊を生じることがないので半導体装置の静
電破壊からの耐圧を向上させることができる。しかも、
ドレイン領域と素子分離領域との境界面を用いるので、
ＭＯＳ トランジスタのゲート幅を増大することなく降
伏電流の流れるｐｎ接合領域を広くとることができる。
また、高濃度不純物領域をＭＯＳトランジスタのゲート
近傍に形成しないために、高濃度不純物がＭＯＳトラン
ジスタの特性に影響を及ぼさないのでゲート長を長くと
る必要がなく、半導体装置の内部素子の微細化による小
型化を妨げることがない。
近傍に形成しないために、高濃度不純物がＭＯＳトラン
ジスタの特性に影響を及ぼさないのでゲート長を長くと
る必要がなく、半導体装置の内部素子の微細化による小
型化を妨げることがない。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明のＭＯＳトランジスタの平面図であり、
第２図は第１図のＡ−Ａ ’線に沿ったＭＯＳトランジ
スタの断面図を示すものである。第１図および第２図に
おいて、１はｐ形シリコン基板、２は素子分離用絶縁膜
、３は寄生トランジスタによるリーク電流を防止するた
めのｐ形のチャンネルストッパ ４はゲート酸化膜、５
はゲート電極、６はｎ形の低濃度不純物領域のソース領
域、７はｎ形の低濃度不純物のドレイン領域、８はドレ
イン領域７と素子分離領域３との境界面に設けられたｎ
形の高濃度不純物領域、９は接地端子、１０は電源端子
または入力端子である。
第２図は第１図のＡ−Ａ ’線に沿ったＭＯＳトランジ
スタの断面図を示すものである。第１図および第２図に
おいて、１はｐ形シリコン基板、２は素子分離用絶縁膜
、３は寄生トランジスタによるリーク電流を防止するた
めのｐ形のチャンネルストッパ ４はゲート酸化膜、５
はゲート電極、６はｎ形の低濃度不純物領域のソース領
域、７はｎ形の低濃度不純物のドレイン領域、８はドレ
イン領域７と素子分離領域３との境界面に設けられたｎ
形の高濃度不純物領域、９は接地端子、１０は電源端子
または入力端子である。
第２図に示したＭＯＳ トランジスタのドレイン領域と
素子分離領域との境界面は、ｎ形の高濃度不純物領域８
とｐ形の高濃度不純物で形成されたチャンネルストッパ
３とによるｐｎ接合領域となっているために、降伏耐圧
がドレイン領域７の他の部分に比べて低くなっている。
素子分離領域との境界面は、ｎ形の高濃度不純物領域８
とｐ形の高濃度不純物で形成されたチャンネルストッパ
３とによるｐｎ接合領域となっているために、降伏耐圧
がドレイン領域７の他の部分に比べて低くなっている。
また、第１図に示したように、この降伏耐圧が低くなる
領域としてドレイン領域と素子分離領域とが接する部分
を全て利用することができるので、ドレイン耐圧の低い
領域を広くとることができて降伏電流密度を低く抑える
ことができる。また、ドレイン領域と素子分離領域との
境界面にだけ高濃度な不純物領域を設けるので、ＭＯＳ
トランジスタの特性に対して影響を及ぼすことがない。
領域としてドレイン領域と素子分離領域とが接する部分
を全て利用することができるので、ドレイン耐圧の低い
領域を広くとることができて降伏電流密度を低く抑える
ことができる。また、ドレイン領域と素子分離領域との
境界面にだけ高濃度な不純物領域を設けるので、ＭＯＳ
トランジスタの特性に対して影響を及ぼすことがない。
以上のように、本実施例によれば、ＭＯＳトランジスタ
のドレイン領域と素子分離領域との境界面に高濃度な不
純物領域を設けることにより、ＭＯＳトランジスタのゲ
ート幅およびゲート長を拡大することな（、降伏耐圧を
低くした領域を広くとれるために降伏電流密度を低く保
つことができて、静電破壊からの耐圧を高めることが可
能である。
のドレイン領域と素子分離領域との境界面に高濃度な不
純物領域を設けることにより、ＭＯＳトランジスタのゲ
ート幅およびゲート長を拡大することな（、降伏耐圧を
低くした領域を広くとれるために降伏電流密度を低く保
つことができて、静電破壊からの耐圧を高めることが可
能である。
なお、第１図および第２図に示したＭＯＳ トランジス
タとして、ｐ形シリコン基板上に形成したｎチャネル型
のものを示したが、ｎ形シリコン基板上に形成したｐチ
ャネル型ＭｏＳトランジスタとして、ｐ形の低濃度不純
物から成るドレイン領域と素子分離領域との境界面にｐ
形の高濃度不純物領域を設けても同様の効果を得ること
ができる。
タとして、ｐ形シリコン基板上に形成したｎチャネル型
のものを示したが、ｎ形シリコン基板上に形成したｐチ
ャネル型ＭｏＳトランジスタとして、ｐ形の低濃度不純
物から成るドレイン領域と素子分離領域との境界面にｐ
形の高濃度不純物領域を設けても同様の効果を得ること
ができる。
第３図に本発明のｐチャンネルとｎチャンネルのＭＯ８
Ｉ−ランジスタを用いた一実施例の保護回路を示す。１
１は入力端子、１２は電源端子、１３はｎチャンネルＭ
Ｏ８トランジスタ、１４はＩ）チャンネルＭＯＳトラン
ジスタである。
Ｉ−ランジスタを用いた一実施例の保護回路を示す。１
１は入力端子、１２は電源端子、１３はｎチャンネルＭ
Ｏ８トランジスタ、１４はＩ）チャンネルＭＯＳトラン
ジスタである。
なお、この回路によれば１１チャンネルＭＯ３トランジ
スタ１３は正のサージ電圧に対して、ｐチャンネルＭＯ
Ｓトランジスタ１４は負のサージ電圧に対して効果があ
る。
スタ１３は正のサージ電圧に対して、ｐチャンネルＭＯ
Ｓトランジスタ１４は負のサージ電圧に対して効果があ
る。
発明の効果
本発明によれば、ドレイン領域と素子分離領域との境界
面に高濃度不純物領域を設けた〜ＩＯ３＋−ランジスタ
を用いることによって、ドレイン耐圧を低めた領域をＭ
Ｏ８Ｉ−ランシスタを大きくすることなく広（とれるた
めに降伏電流密度を低く（呆つことかできるので、静電
破壊からの耐圧が十分に高い小型の半導体装置を実現す
ることができる。
面に高濃度不純物領域を設けた〜ＩＯ３＋−ランジスタ
を用いることによって、ドレイン耐圧を低めた領域をＭ
Ｏ８Ｉ−ランシスタを大きくすることなく広（とれるた
めに降伏電流密度を低く（呆つことかできるので、静電
破壊からの耐圧が十分に高い小型の半導体装置を実現す
ることができる。
第１図は本発明の一実施例に用いられるＭＯＳトランジ
スタの平面図、第２図は第１図に示したΔＡ′線に沿っ
た断面図、第３図は本発明のＭＯＳトランジスタを用い
た保護回路、第４図は従来のＭＯＳトランジスタの断面
図、第５図は第４図のＢ−Ｂ ’線に沿った断面図で′
ある。 １・・・・・・ｐ形シリコン基板、２・・・・・・素子
分離領域、３・・・・・・チャンネルストッパ、４・・
・・・・ゲート酸化膜、５・・・・・・ゲート電極、６
・・・・・・ソース領域、７・・・・・・ドレイン領域
、８・・・・・・ｎ形の高濃度不純物領域、９・・・・
・・接地端子、］Ｏ・・・・・・電源端子または入力端
子。
スタの平面図、第２図は第１図に示したΔＡ′線に沿っ
た断面図、第３図は本発明のＭＯＳトランジスタを用い
た保護回路、第４図は従来のＭＯＳトランジスタの断面
図、第５図は第４図のＢ−Ｂ ’線に沿った断面図で′
ある。 １・・・・・・ｐ形シリコン基板、２・・・・・・素子
分離領域、３・・・・・・チャンネルストッパ、４・・
・・・・ゲート酸化膜、５・・・・・・ゲート電極、６
・・・・・・ソース領域、７・・・・・・ドレイン領域
、８・・・・・・ｎ形の高濃度不純物領域、９・・・・
・・接地端子、］Ｏ・・・・・・電源端子または入力端
子。
Claims (2)
- （１）一導電形の半導体基板上に選択的に素子分離領域
が形成され、同素子分離領域のない前記半導体基板上に
ソース領域とドレイン領域が形成され、同ソース領域と
ドレイン領域の間の前記半導体基板表面にゲート絶縁膜
とゲート電極が積層され、前記素子分離領域の端部に沿
って前記ドレイン領域との間に前記ドレイン領域と同一
導電形で、これよりも高濃度な不純物の拡散領域が形成
されたことを特徴とするＭＩＳトランジスタ。 - （２）一導電形の半導体基板上に選択的に素子分離領域
が形成され、同素子分離領域のない前記半導体基板上に
ソース領域とドレイン領域が形成され、同ソース領域と
ドレイン領域の間の前記半導体基板表面にゲート絶縁膜
とゲート電極が積層され、前記素子分離領域の端部に沿
って前記ドレイン領域との間に前記ドレイン領域と同一
導電形でこれよりも高濃度な不純物の拡散領域が形成さ
れたＭＩＳ形トランジスタの前記ドレイン領域が半導体
装置の外部リードに接続された入力端子に、前記ソース
領域と前記ゲート電極が共通に電源端子もしくは接地端
子に接続されていることを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165930A JPH0330476A (ja) | 1989-06-28 | 1989-06-28 | Ｍｉｓトランジスタとこれを用いた保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165930A JPH0330476A (ja) | 1989-06-28 | 1989-06-28 | Ｍｉｓトランジスタとこれを用いた保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330476A true JPH0330476A (ja) | 1991-02-08 |
Family
ID=15821714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165930A Pending JPH0330476A (ja) | 1989-06-28 | 1989-06-28 | Ｍｉｓトランジスタとこれを用いた保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204020A (ja) * | 1995-01-30 | 1996-08-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378179A (en) * | 1976-12-22 | 1978-07-11 | Hitachi Ltd | Inverter circuit using field effect element |
| JPS5814562A (ja) * | 1981-07-17 | 1983-01-27 | Toshiba Corp | 半導体装置 |
| JPS6042867A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-06-28 JP JP1165930A patent/JPH0330476A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378179A (en) * | 1976-12-22 | 1978-07-11 | Hitachi Ltd | Inverter circuit using field effect element |
| JPS5814562A (ja) * | 1981-07-17 | 1983-01-27 | Toshiba Corp | 半導体装置 |
| JPS6042867A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204020A (ja) * | 1995-01-30 | 1996-08-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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