JPH0258870A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0258870A JPH0258870A JP63211252A JP21125288A JPH0258870A JP H0258870 A JPH0258870 A JP H0258870A JP 63211252 A JP63211252 A JP 63211252A JP 21125288 A JP21125288 A JP 21125288A JP H0258870 A JPH0258870 A JP H0258870A
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- 230000003068 static effect Effects 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 7
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- 238000000034 method Methods 0.000 abstract 1
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- 230000003071 parasitic effect Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にスタテイクＭＯ８
型半導体記憶装置に関する。
型半導体記憶装置に関する。
第２図はＮｃｈ−ＭＯＳトランジスタを用いた従来のス
タティックＭＯＳ型半導体記憶装置の部分断面図を示す
もので、周辺回路のＮｃｈ・ＭＯＳ）ランジスタＱ１と
スタティック・メモリ・セルのＮｃｈ−ＭＯＳトランジ
スタＱ２は何れもＮ型エピタキシャル層３上のＰ型ウェ
ル４ａ。
タティックＭＯＳ型半導体記憶装置の部分断面図を示す
もので、周辺回路のＮｃｈ・ＭＯＳ）ランジスタＱ１と
スタティック・メモリ・セルのＮｃｈ−ＭＯＳトランジ
スタＱ２は何れもＮ型エピタキシャル層３上のＰ型ウェ
ル４ａ。
４ｂにソース、ドレインのＮ＋型型数散層５６を設けて
それぞれ形成される。ここで、１および２ａ、２ｂはそ
れぞれＰ型シリコン基板およびＰ型ウェル４ａ、４ｂ直
下のＰ＋埋込層を示しており、Ｐ＋埋込層２ａ、２ｂは
それぞれＰ型ウェル４ａ、４ｂの抵抗を下げラッチ・ア
ップの発生を防止することを目的として設けられる。
それぞれ形成される。ここで、１および２ａ、２ｂはそ
れぞれＰ型シリコン基板およびＰ型ウェル４ａ、４ｂ直
下のＰ＋埋込層を示しており、Ｐ＋埋込層２ａ、２ｂは
それぞれＰ型ウェル４ａ、４ｂの抵抗を下げラッチ・ア
ップの発生を防止することを目的として設けられる。
このように、上述した従来のＭＯＳ型スタティック半導
体記憶装置は、Ｎｃｈ−ＭＯＳ）ランジスタＱｌ、Ｑ２
の直下がそれぞれＰ型ウェルＰ＋埋込層およびＰ型基板
から成るＰ壁領域となっているので、２つのトランジス
タＱｌ、Ｑ２のＮ型拡散層５，６と基板１との間の絶縁
分離は、実質的にそれ自身がＰ型ウェル４ａ、４ｂとの
間に形成する接合を介して行われている状態にあり、従
って、この半導体装置内にはＮ型拡ｒ！ｌ１層５．６の
何れか一方をエミッタまたはコレクタとし、また、それ
ら直下のＰ壁領域をベースとする寄生のＮＰＮバイポー
ラ・トランジスタ構造が存在することとなる。そのため
、周辺回路のＮ ｃ ｈ・Ｍ ＯＳ ）ランジスタＱ１
が例えば静電保護回路を構成し、その入力端子９に接地
電位以下のサージ電位が印加された場合を考えると、そ
のＮ型拡散層５が上記の寄生バイポーラ・トランジスタ
構造を介してＮ型拡散層６から電流を吸収しメモリ・セ
ル・トランジスタＱ２が保持する記憶データを破壊する
現象がおこる。また、このとき基板内に大きな電流を流
し電位上昇を招くので、ラッチ・アップ現象を発生させ
るようにもなる。
体記憶装置は、Ｎｃｈ−ＭＯＳ）ランジスタＱｌ、Ｑ２
の直下がそれぞれＰ型ウェルＰ＋埋込層およびＰ型基板
から成るＰ壁領域となっているので、２つのトランジス
タＱｌ、Ｑ２のＮ型拡散層５，６と基板１との間の絶縁
分離は、実質的にそれ自身がＰ型ウェル４ａ、４ｂとの
間に形成する接合を介して行われている状態にあり、従
って、この半導体装置内にはＮ型拡ｒ！ｌ１層５．６の
何れか一方をエミッタまたはコレクタとし、また、それ
ら直下のＰ壁領域をベースとする寄生のＮＰＮバイポー
ラ・トランジスタ構造が存在することとなる。そのため
、周辺回路のＮ ｃ ｈ・Ｍ ＯＳ ）ランジスタＱ１
が例えば静電保護回路を構成し、その入力端子９に接地
電位以下のサージ電位が印加された場合を考えると、そ
のＮ型拡散層５が上記の寄生バイポーラ・トランジスタ
構造を介してＮ型拡散層６から電流を吸収しメモリ・セ
ル・トランジスタＱ２が保持する記憶データを破壊する
現象がおこる。また、このとき基板内に大きな電流を流
し電位上昇を招くので、ラッチ・アップ現象を発生させ
るようにもなる。
本発明の目的は、上記の情況に鑑み、スタティック・メ
モリ・セル・ＭＯＳトランジスタが周辺回路その他の能
動素子から影響されることなき半導体記憶装置を提供す
ることである。
モリ・セル・ＭＯＳトランジスタが周辺回路その他の能
動素子から影響されることなき半導体記憶装置を提供す
ることである。
本発明によれば、半導体記憶装置は、一導電型シリコン
基板と、前記シリコン基板上に選択的に隣接して設けら
れる一導電型高濃度埋込層および逆導電型高濃度埋込層
と、前記２つの埋込層を含む基板全体に成長される逆導
電型エピタキシャル層と、前記一導電型高濃度埋込層上
の前記逆導電型エピタキシャル層に形成される一導電型
ウェル領域内に２つの逆導電型拡散層を隣接配置する周
辺回路のＭＯ９Ｏ９型トランジスタ前記逆導電型高濃度
埋込層を間に介在させて前記一導電型高濃度埋込層と離
間し且つ前記２つ高濃度埋込層の何れをも含まない基板
上の前記逆導電型エピタキシャル層上に形成される一導
電型ウェル領域内に２つの逆導電型拡散層を隣接配置す
るスタティック・メモリ・セルのＭＯＳ型トランジスタ
と、前記逆導電型高濃度埋込層上の前記逆導電型エピタ
キシャル層上に前記逆導電型高濃度埋込層と対向するよ
う形成され回路装置の最高電位を付与される逆導電型拡
散層とを含んで構成される。
基板と、前記シリコン基板上に選択的に隣接して設けら
れる一導電型高濃度埋込層および逆導電型高濃度埋込層
と、前記２つの埋込層を含む基板全体に成長される逆導
電型エピタキシャル層と、前記一導電型高濃度埋込層上
の前記逆導電型エピタキシャル層に形成される一導電型
ウェル領域内に２つの逆導電型拡散層を隣接配置する周
辺回路のＭＯ９Ｏ９型トランジスタ前記逆導電型高濃度
埋込層を間に介在させて前記一導電型高濃度埋込層と離
間し且つ前記２つ高濃度埋込層の何れをも含まない基板
上の前記逆導電型エピタキシャル層上に形成される一導
電型ウェル領域内に２つの逆導電型拡散層を隣接配置す
るスタティック・メモリ・セルのＭＯＳ型トランジスタ
と、前記逆導電型高濃度埋込層上の前記逆導電型エピタ
キシャル層上に前記逆導電型高濃度埋込層と対向するよ
う形成され回路装置の最高電位を付与される逆導電型拡
散層とを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すスタティックＭＯＳ型
半導体記憶装置の部分断面図である。本実施例によれば
、本発明の半導体記憶装置は、Ｐ型シリコン基板１と、
この基板１上に選択的に設けられたＰ＋埋込層２および
Ｎ＋埋込層８と、上記２つの埋込層２および８を含む基
板全面に成長されたＮ型エピタキシャル層３と、Ｐ＋埋
込層２上に形成されたＰ型ウェル４ａの領域内に２つの
Ｎ型拡散層５を隣接配置した周辺回路のＮｃｈ・ＭＯＳ
トランジスタＱ１と、何れの埋込層をも含まない基板上
のＮ型エピタキシャル層３上に形成されたＰ型ウェル４
ｂの領域内に２つのＮ型拡散層６を隣接配置したスタテ
ィック・メモリ・セルのＮｃｈ−ＭＯＳ）ランジスタＱ
２と、Ｎ＋埋込層８上のＮ型エピタキシャル層３上に形
成され回路装置の最高電位を付与されるＮ＋拡散Ｒ７と
を含む。
半導体記憶装置の部分断面図である。本実施例によれば
、本発明の半導体記憶装置は、Ｐ型シリコン基板１と、
この基板１上に選択的に設けられたＰ＋埋込層２および
Ｎ＋埋込層８と、上記２つの埋込層２および８を含む基
板全面に成長されたＮ型エピタキシャル層３と、Ｐ＋埋
込層２上に形成されたＰ型ウェル４ａの領域内に２つの
Ｎ型拡散層５を隣接配置した周辺回路のＮｃｈ・ＭＯＳ
トランジスタＱ１と、何れの埋込層をも含まない基板上
のＮ型エピタキシャル層３上に形成されたＰ型ウェル４
ｂの領域内に２つのＮ型拡散層６を隣接配置したスタテ
ィック・メモリ・セルのＮｃｈ−ＭＯＳ）ランジスタＱ
２と、Ｎ＋埋込層８上のＮ型エピタキシャル層３上に形
成され回路装置の最高電位を付与されるＮ＋拡散Ｒ７と
を含む。
上記実施例から明らかなように、本発明によれば、従来
形成されていたスタティック・メモリセルＮｃｈ−ＭＯ
ＳトランジスタＱ２直下のＰ＋拡散層は除去され、Ｐ型
ウェル４ｂとＰ型シリコン基板１とが間に介在するＮ型
エピタキシャル層３によって相互に絶縁分離されるよう
構成される。すなわち、Ｎ型拡散層６とその直下のＰ壁
領域との間にはＮ型エピタキシャル層３が介在し相互の
間を絶縁分離しているので、本発明の半導体装置内には
従来の如き寄生のＮＰＮバイポーラ・トランジスタは形
成されない。従って、周辺回路のＮｃｈ−ＭＯＳトラン
ジスタＱ１が静電保護回路を構成し、その入力端子９に
接地電位よりも低いサージ電圧を入力させたとしても、
Ｎ型拡散層５がＮ型拡散層６の電流を吸収してメモリ・
セルのＮｃｈ−ＭＯＳトランジスタＱ２が保持する記憶
データを破壊するなどの現象は生じない。ただし、Ｐ型
ウェル４ｂの直下にＰ＋埋込層が形成されないのでラッ
チ・アップに対する懸念が生じるが、この懸念は２つの
トランジスタＱ１．Ｑ２の間に形成されたＮ＋拡散層７
およびＮ“埋込層８による基板電流パスの遮断効果によ
り解消されるので何等の不都合も生じない。
形成されていたスタティック・メモリセルＮｃｈ−ＭＯ
ＳトランジスタＱ２直下のＰ＋拡散層は除去され、Ｐ型
ウェル４ｂとＰ型シリコン基板１とが間に介在するＮ型
エピタキシャル層３によって相互に絶縁分離されるよう
構成される。すなわち、Ｎ型拡散層６とその直下のＰ壁
領域との間にはＮ型エピタキシャル層３が介在し相互の
間を絶縁分離しているので、本発明の半導体装置内には
従来の如き寄生のＮＰＮバイポーラ・トランジスタは形
成されない。従って、周辺回路のＮｃｈ−ＭＯＳトラン
ジスタＱ１が静電保護回路を構成し、その入力端子９に
接地電位よりも低いサージ電圧を入力させたとしても、
Ｎ型拡散層５がＮ型拡散層６の電流を吸収してメモリ・
セルのＮｃｈ−ＭＯＳトランジスタＱ２が保持する記憶
データを破壊するなどの現象は生じない。ただし、Ｐ型
ウェル４ｂの直下にＰ＋埋込層が形成されないのでラッ
チ・アップに対する懸念が生じるが、この懸念は２つの
トランジスタＱ１．Ｑ２の間に形成されたＮ＋拡散層７
およびＮ“埋込層８による基板電流パスの遮断効果によ
り解消されるので何等の不都合も生じない。
以上はＮｃｈ−ＭＯＳトランジスタから成る場合を説明
したがＰｃｈ−ＭＯＳ）−ランジスタを用いた場合でも
本発明の実施はきわめて容易である。
したがＰｃｈ−ＭＯＳ）−ランジスタを用いた場合でも
本発明の実施はきわめて容易である。
以上説明したように、本発明によれば、スタティックＭ
ＯＳ型半導体記憶装置のメモリ・セルを構成するＭＯＳ
）−ランジスタのウェル領域と基板との間には従来の同
一導電型埋込層に代えてウェル領域とは逆導電型の低濃
度エピタキシャル層が介在し、ウェル領域と基板との間
を絶縁分離しているので、メモリ・セル・トランジスタ
が基板を介して他のトランジスタから干渉されその保持
する記憶データを消滅せしめられるが如き従来の問題点
は解決される。また、ラッチ・アップの発生も埋込層に
よる基板電流パスの遮断効果により解消し得るので、記
憶装置の動作の安定化に顕著な効果をあげることが可能
である。
ＯＳ型半導体記憶装置のメモリ・セルを構成するＭＯＳ
）−ランジスタのウェル領域と基板との間には従来の同
一導電型埋込層に代えてウェル領域とは逆導電型の低濃
度エピタキシャル層が介在し、ウェル領域と基板との間
を絶縁分離しているので、メモリ・セル・トランジスタ
が基板を介して他のトランジスタから干渉されその保持
する記憶データを消滅せしめられるが如き従来の問題点
は解決される。また、ラッチ・アップの発生も埋込層に
よる基板電流パスの遮断効果により解消し得るので、記
憶装置の動作の安定化に顕著な効果をあげることが可能
である。
第１図は本発明の一実施例を示すスタティックＭＯＳ型
半導体記憶装置の部分断面図、第２図はＮ ｃ ｈ・Ｍ
ＯＳ）−ランジスタを用いた従来のスタティックＭＯＳ
型半導体記憶装置の部分断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ＋埋込層、３・
・・Ｎ型エピタキシャル層、４ａ、４ｂ・・・Ｐ型ウェ
ル Ｎ＋ ｃ り・ 夕。
半導体記憶装置の部分断面図、第２図はＮ ｃ ｈ・Ｍ
ＯＳ）−ランジスタを用いた従来のスタティックＭＯＳ
型半導体記憶装置の部分断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ＋埋込層、３・
・・Ｎ型エピタキシャル層、４ａ、４ｂ・・・Ｐ型ウェ
ル Ｎ＋ ｃ り・ 夕。
Claims (1)
- 一導電型シリコン基板と、前記シリコン基板上に選択
的に隣接して設けられる一導電型高濃度埋込層および逆
導電型高濃度埋込層と、前記２つの埋込層を含む基板全
面に成長される逆導電型エピタキシャル層と、前記一導
電型高濃度埋込層上の前記逆導電型エピタキシャル層に
形成される一導電型ウェル領域内に２つの逆導電型拡散
層を隣接配置する周辺回路のＭＯＳ型トランジスタと、
前記逆導電型高濃度埋込層を間に介在させて前記一導電
型高濃度埋込層と離間し且つ前記２つの高濃度埋込層の
何れをも含まない基板上の前記逆導電型エピタキシャル
層に形成される一導電型ウェル領域内に２つの逆導電型
拡散層を隣接配置するスタティック・メモリ・セルのＭ
ＯＳ型トランジスタと、前記逆導電型高濃度埋込層上の
前記逆導電型エピタキシャル層上に前記逆導電型高濃度
埋込層と対向するよう形成され回路装置の最高電位を付
与される逆導電型拡散層とを含むことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211252A JP2680848B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211252A JP2680848B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258870A true JPH0258870A (ja) | 1990-02-28 |
| JP2680848B2 JP2680848B2 (ja) | 1997-11-19 |
Family
ID=16602828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211252A Expired - Lifetime JP2680848B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680848B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2230377A (en) * | 1987-10-15 | 1990-10-17 | Secr Defence | Charge balancing of rechargeable batteries |
| AU781176B2 (en) * | 1999-11-12 | 2005-05-12 | Suntory Holdings Limited | Whitening compositions for oral administration |
| CN100395664C (zh) * | 2004-04-15 | 2008-06-18 | 花王株式会社 | 静电荷图像显影用色调剂 |
-
1988
- 1988-08-24 JP JP63211252A patent/JP2680848B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2230377A (en) * | 1987-10-15 | 1990-10-17 | Secr Defence | Charge balancing of rechargeable batteries |
| GB2230377B (en) * | 1987-10-15 | 1991-05-08 | Secr Defence | Charge balancing of rechargeable batteries |
| AU781176B2 (en) * | 1999-11-12 | 2005-05-12 | Suntory Holdings Limited | Whitening compositions for oral administration |
| CN100395664C (zh) * | 2004-04-15 | 2008-06-18 | 花王株式会社 | 静电荷图像显影用色调剂 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680848B2 (ja) | 1997-11-19 |
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