CN1366339A - 级联连接多个二极管构成的半导体器件 - Google Patents
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Abstract
一种半导体器件,包括:由被偏置为基准电位的第1导电类型的衬底、在上述衬底的表面上形成的第2导电类型的阱区、在上述阱区的表面部分上形成的第1导电类型的第1扩散区构成的多个二极管,上述多个二极管具有2种以上的尺寸且被构成为彼此进行级联连接。
Description
技术领域
本发明涉及把多个二极管级联连接起来构成的半导体器件，说得更详细点，涉及半导体元件的ESD(Electro-Static Discharge，静电破坏)保护电路。
背景技术
以往，在用CMOS(互补金属氧化物半导体)工艺制造的半导体器件中，静电破坏保护电路(以下，叫做ESD保护电路)，通常设置在半导体元件与输入输出管脚之间。ESD保护电路一般地说由多个二极管级联连接起来构成。
图4A和图4B示出了ESD保护电路的现有例。另外，图4A的平面图示出了上述ESD保护电路的布局。图4B的剖面图示出了上述ESD保护电路的构成。此外，作为ESD保护电路的一个例子，在这里示出的是由3个二极管101a、101b、101c构成的情况。
就是说，在现有的ESD保护电路中，3个二极管101a、101b、101c被作成为大体上同一尺寸。此外，各个二极管101a、101b、101c被布局在同一方向上。在这样的构成中，上述二极管101a、101b、101c可以用标准CMOS工艺形成。例如，P型半导体衬底103的表面部分上用大体上同一尺寸设置3个N型阱区105。然后，在N型阱区105的表面部分上分别设置N+型的扩散区107a和P+型扩散区107b。在该构成中，上述二极管101a、101b、101c成为分别含有上述P型半导体衬底103的寄生双极构造。
此外，在各个二极管101a、101b、101c之间，上述N+型扩散区107a和上述P+型扩散区107b，通过接触109，用金属布线110进行连接。借助于此，3个二极管101a、101b、101c就彼此级联连接起来。以往，这样的构成是很普通的。
图5示出了上边所说的构成的ESD保护电路的等效电路。在上述保护电路的情况下，例如，当电流Io向上述二极管101a的正方向流动时，基极电流Io*1/(1+β)向后级的二极管101b流动。此外，除上述基极电流以外，作为集电极电流，还有向上述P型半导体衬底103内流动的电流Io*β/(1+β)。
就是说，当给未画出来的输入输出管脚加上静电破坏电压(ESD电压)时，电流就依次在上述二极管101a、101b、101c内流动。这时，向连接到上述输入输出管脚上第1级二极管101a内流动的电流Io的一部分变成为衬底电流Io*β/(1+β)而被丢失。因此，结果就变成为向第2级二极管101b内流入减少了该衬底电流Io*β/(1+β)的电流(基极电流)Io*1/(1+β)。同样，在第2级、第3级的二极管101b、101c中，电流的一部分也将向上述P型半导体衬底103内流动。为此，在各级的二极管101b、101c内流动的电流将渐渐地减小。
即，在以往的ESD保护电路中，把所有的二极管101a、101b、101c都作成为同一尺寸。为此，结果就变成为各个二极管101a、101b、101c都具有相同的电流容量。因此，结果就变成为尽管电流渐渐地减小，后级的二极管101b、101c仍具有不必要的电流容量。
上述ESD保护电路在芯片中所占的面积以不影响芯片尺寸为宜。但是，随着元件按比例缩小规则的进步，半导体器件中包括内部电路在内的周边电路的面积年年都在缩小。对此，出于确保足够的电流容量的考虑，上述ESD保护电路就不能按比例缩小。借助于此，上述ESD保护电路在芯片中所占的面积将相对地增大。作为其结果，ESD保护电路的面积用具有不必要的电流容量的尺寸来形成二极管101b、101c这种做法，将与面积上的损失联系起来。
此外，例如假定各级二极管101a、101b、101c的尺寸是同一尺寸，而且向各级二极管101a、101b、101c流入同一电流。在该情况下，各个二极管101a、101b、101c的正向压降(Vf)就变成为都相等。否则，如上所述，在各级二极管101a、101b、101c内流动的电流则都不相同。为此，各级二极管101a、101b、101c的压降就不相等。因此，对于作为保护能力的耐压来说，与压降的合计相吻合的耐压设计是困难的。
如上所述，以往可以采用用CMOS工艺制造的寄生双极构造来构成ESD保护电路。但是，不能够减少ESD保护电路在芯片尺寸内所占的布局面积，此外，还存在着难于进行耐压设计的问题。
发明内容
根据本发明的的第1方面，提供了一种半导体器件，包括：
由被偏置(bias)为基准电位的第1导电类型的衬底、在上述衬底的表面上形成的第2导电类型的阱区、在上述阱区的表面部分上形成的第1导电类型的第1扩散区构成的多个二极管，
上述多个二极管具有2种以上的尺寸且被构成为彼此进行级联连接。
附图说明
图1示出了本发明的实施例1的半导体器件的构成。
图2的平面图示出了图1的ESD保护电路的布局例。
图3的平面图示出了本发明的实施例2的ESD保护电路的布局例。
图4A和图4B是为了说明现有技术及其所存在的问题而示出的ESD保护电路的构成图。
图5示出了现有的ESD保护电路的等效电路。
具体实施方式
以下，参看附图对本发明的实施例进行说明。
实施例1
图1示出了本发明的实施例1的半导体器件的构成例。另外，在这里，作为一个例子，对用3个二极管构成ESD保护电路的情况进行说明。
就是说，在该半导体器件的情况下，ESD保护电路15，被设置在例如分别在芯片上边形成的、作为外部信号的输入端子的输入输出管脚(或输入管脚)11和作为半导体元件的内部电路13之间。上述ESD保护电路15可以用标准CMOS工艺形成。
图2示出了上述ESD保护电路15的布局例。在图2中，半导体衬底(第1导电类型的衬底)21被偏置成基准电位。N型阱区(第2导电类型的阱区)23a、23b、23c，在上述半导体衬底21的表面部分上分别被布局在同一方向上。N+型扩散区(第2导电类型的第2扩散区)25a、25b、25c和P+型扩散区(第1导电类型的第1扩散区)26a、26b、26c分别被设置在各个N型阱区23a、23b、23c的表面部分上。借助于此，形成寄生双极构造的二极管15a、15b、15c。
在各级的二极管15a、15b、15c之间，通过接触29用金属布线31进行连接。然后，ESD保护电路15的一端(连往输入输出管脚的连接端一侧)，被连接到上述输入输出管脚11上。此外，另一端(基准电位端一侧)则被连接到基准电位上。
在这里，各级的二极管15a、15b、15c分别用不同的尺寸形成。在本实施例的情况下，把上述P+型扩散区26a到26c形成为具有由面积或周长规定的3种尺寸。借助于这样处理，就可以把各级的二极管15a、15b、15c设置为使得从上述输入输出管脚11一侧向着上述基准电位一侧逐渐地减小(15a＞15b＞15c)。
各级中的二极管15a、15b、15c的尺寸比，取决于寄生双极效应，被设定为使得从基极流出来的电流对流入到发射极中去的电流之比大体上相等。即，减去了归因于流向p型半导体衬底21的集电极电流(衬底电流)而丢失的量之后的、输出电流对输入电流之比大体上相等。
第1级的二极管15a的P+型扩散区26a，通过接触29，借助于金属布线31与上述输入输出管脚11进行连接。第1级的二极管15a的N+型扩散区25a，通过接触29，借助于金属布线31与第2级的二极管15b的P+型扩散区26b进行连接。第2级的二极管15b的N+型扩散区25b，通过接触29，借助于金属布线31与第3级的二极管15c的P+型扩散区26c进行连接。第3级的二极管15c的N+型扩散区25c，通过接触29，借助于金属布线31与上述基准电位进行连接。
如上所述，在本发明的实施例1的ESD保护电路15中，连接到输入输出管脚11上的一侧的二极管15a形成为具有比其它的二极管15b、15c大的尺寸。此外，要把各级的二极管15a、15b、15c形成为使得其尺寸和要流动的电流之间的相对比变成为相等。其结果是，可以使把各级的二极管15a、15b、15c中的正向压降形成为大体上相等。当然，先前所说的电流之比，会因流向二极管的电流而异。为此，不能一概地使电流之比与尺寸之比相等。于是，根据应当用ESD保护电路15进行保护的内部电路13的耐压，想象一种给输入输出管脚11加上非要加上该耐压以上的电压不可的电压的情况。然后，作成为使得流向各级的二极管15a、15b、15c的电流和尺寸很好地一致。通过这样处理，就可以使每一个二极管15a、15b、15c的压降大体上相等。因此，就可以与二极管的级数成比例地进行耐压设计，增加ESD保护电路15的耐压设计的容易性。
此外，第2级的二极管15b可以流动的电流量，由第1级的二极管15a的尺寸决定。第3级的二极管15c可以流动的电流量，由第2级的二极管15b的尺寸决定。就是说，第2级的二极管15b只要是可以流动从第1级的二极管15a流出来的减去了衬底电流那么大的量的电流的尺寸(电流容量)即可。同样，第3级的二极管15c只要是可以流动从第2级的二极管15b流出来的减去了衬底电流那么大的量的电流的尺寸(电流容量)即可。结果就变成为二极管15a、15b、15c的电流容量，可以分别用衬底电流进行补偿。为此，作为ESD保护电路15的电流容量与现有的情况下几乎没有什么不同。
而且，还可以依次减小第2级以后的二极管15b、15c的尺寸。借助于此，使各级的二极管15b、15c的尺寸一致起来的、作成为ESD保护电路15的面积就将缩小。在该情况下，因各级的二极管15a、15b、15c的衬底电流而减少的电流的比例，将变成为以下所述那样。设二极管的输出电流对输入电流的比率为α，设在第1级二极管15a中必要的尺寸为W0。这样，在第2级的二极管15b中，上述尺寸将变成为W0×α，在第3级二极管15c中则变成为W0×α2。例如，在设输出电流对输入电流的比率α为0.5，二极管的级数为5级的情况下，以往，作为二极管全体都必须是5×W0的尺寸。对此，在本实施例的情况下，则变成为1.938×W0，结果变成为一半以下的尺寸即可。
在随着半导体元件的比例缩小规则的进步，ESD保护电路的布局面积对芯片尺寸有影响这样的情况下，ESD保护电路15的布局面积的缩小将与芯片尺寸的小型化联系起来。因此，成本的削减是可能的。
实施例2
图3示出了本发明的实施例2的ESD保护电路的布局例。另外，在这里，作为一个例子对用3个二极管构成ESD保护电路的情况进行说明。
实施例2的ESD保护电路15′，例如，可以用标准CMOS工艺形成。就是说，P型半导体衬底(第1导电类型的衬底)21被偏置成基准电位。N型阱区(第2导电类型的阱区)23a、23b、23c，在上述P型半导体衬底21的表面部分上分别被布局在同一方向上。N+型扩散区(第2导电类型的第2扩散区)25a、25b、25c和P+型扩散区(第1导电类型的第1扩散区)26a、26b、26c分别被设置在各个N型阱区23a、23b、23c的表面部分上。借助于此，形成寄生双极构造的二极管15a’、15b’、15c’。
各级的二极管15a’、15b’、15c’分别用不同的尺寸形成。例如，各级的二极管15a’、15b’、15c’，其尺寸为从上述输入输出管脚一侧向着上述基准电位一侧逐渐地减小(15a’＞15b’＞15c’)。
在本实施例的情况下，把由具有某一大小的面积或周长的扩散区26c构成的二极管15c’当作一个单位。接着，形成具有多个该二极管15c’那么大的量的尺寸的二极管15a’、15b’。借助于此，就可以分别把二极管15a’、15b’形成为具有所希望的尺寸。就是说根据所需要的电流容量，使各级的二极管15a’、15b’、15c’中的二极管15c’的个数不同。例如，二极管15a’被形成为具有4个二极管15c’那么大的量的大小。此外，例如，形成二极管15b’被形成为具有2个二极管15c’那么大的量的大小。这样一来，就可以在各级中分别形成尺寸不同的二极管15a’、15b’、15c’。另外，在本实施例2的情况下，各级中的二极管15a’、15b’、15c’的尺寸之比，取决于寄生双极效应，也被设定为使得流向p型半导体衬底21的集电极电流(衬底电流)而丢失的量之后的、输出电流对输入电流之比变成为大体上相等。
与上边所说的实施例1的情况同样，ESD保护电路15’的一端(连往输入输出管脚的连接端一侧)，被连接到作为外部信号的输入端子的输入输出管脚上。此外，另一端(基准电位端一侧)则被连接到基准电位上。在各级的二极管15a’、15b’、15c’之间，通过接触29，借助于金属布线31进行级联连接。例如，第1级的二极管15a’的P+型扩散区26a，通过接触29，借助于金属布线31与上述输入输出管脚进行连接。第1级的二极管15a’的N+型扩散区25a，通过接触29，借助于金属布线31与第2级的二极管15b’的P+型扩散区26b进行连接。第2级的二极管15b’的N+型扩散区25b，通过接触29，借助于金属布线31与第3级的二极管15c’的P+型扩散区26c进行连接。第3级的二极管15c’的N+型扩散区25c，通过接触29，借助于金属布线31与上述基准电位进行连接。
采用本发明的实施例2这样的构成，也可以期待与在上边所说的实施例1中所示的ESD保护电路15的情况同样的效果。就是说，变成为使得可以把各级的二极管15a’、15b’、15c’的正向压降作成为大体上相等而无须改变作为ESD保护电路15c’的电流容量。为此，就可以与二极管的级数成比例地进行耐压设计，增加耐压设计的容易性。
此外，还可以使各级的二极管15a’、15b’、15c’的尺寸依次减小。因此，即便是随着半导体元件的比例缩小规则不断进步，ESD保护电路的布局面积会影响芯片尺寸之类的情况下，仍可以实现归因于ESD保护电路的布局面积的缩小而带来的芯片尺寸的小型化和价格的降低。
如上所述，可以使进行级联连接的多个二极管在各级中的压降大体上相等。此外，还作成为使得在电流容量方面具有必要的尺寸来形成各级二极管。就是说，在用CMOS工艺制造的半导体器件中，在采用使多个二极管进行级联连接在正向方向上抽出电流的办法构成用来使内部电路免受静电破坏的ESD保护电路的情况下，可以使进行级联连接的多个二极管的尺寸不同。在该情况下，要作成为使得从连往输入输出管脚的连接端一侧向着基准电位一侧，各级二极管的尺寸依次减小。借助于此，就可以容易地使各级二极管的正向压降大体上相等。其结果是，变成为可以改善耐压设计的困难性。而且，可以缩小布局面积而不会损及作为ESD保护电路的电流容量。为此，可以阻止ESD保护电路对芯片尺寸产生影响。
另外，在上边所说的实施例1、2中，不论哪一个说明的都是用3个二极管构成ESD保护电路的情况。并不限于此，例如，也可以用4个以上的二极管构成ESD保护电路。
此外，各级的二极管也不限于用1个二极管形成的情况。例如也可以采用并联连接多个二极管的办法来形成。
再有，ESD保护电路，也可以在每一个输入输出管脚(包括输入管脚)处各设置一个。或者，也可以作成为对于多个输入输出管脚设置一个ESD保护电路。
对那些熟练的本专业的技术人员来说，还可以实现其它的优点和变形。因此，本发明在其更为宽阔的范围内不会受限于在本说明中所提供和讲解的那些特定细节和典型的实施例。因此，在不偏离由所附权利要求及其等效要求所限定的总的发明概念的精神和范围内还可以有种种的变形。
Claims (29)
1.一种半导体器件，包括：
由被偏置为基准电位的第1导电类型的衬底、在上述衬底的表面部分上形成的第2导电类型的阱区、在上述阱区的表面部分上形成的第1导电类型的第1扩散区构成的多个二极管，
上述多个二极管，具有2种以上的尺寸，且被构成为彼此进行级联连接。
2.根据权利要求1所述的半导体器件，上述多个二极管每一个的尺寸都不同。
3.根据权利要求1所述的半导体器件，上述多个二极管的每一个的尺寸都由上述第1扩散区规定。
4.根据权利要求3所述的半导体器件，上述多个二极管的每一个的尺寸都由上述第1扩散区的周长规定。
5.根据权利要求3所述的半导体器件，上述多个二极管的每一个的尺寸都由上述第1扩散区的面积规定。
6.根据权利要求1所述的半导体器件，上述多个二极管还具备在上述阱区内形成的第2导电类型的第2扩散区，
上述半导体器件构成为在上述多个二极管间，上述第1扩散区和上述第2扩散区彼此进行连接。
7.根据权利要求6所述的半导体器件，其构成为：用上述多个二极管构成静电破坏保护电路。
8.根据权利要求7所述的半导体器件，其构成为：
上述静电破坏保护电路，来自其一端二极管的第1扩散区的连接端子被连接到外部信号的输入端子上，
来自其另一端二极管的第2扩散区的连接端子被连接到基准电位上。
9.根据权利要求8所述的半导体器件，在上述每一个输入端子上都设置上述静电破坏保护电路。
10.根据权利要求8所述的半导体器件，在多个二极管之内，上述静电破坏保护电路的与上述输入端子邻近一侧的二极管，具有比其它的二极管大的尺寸。
11.根据权利要求10所述的半导体器件，上述多个二极管，其正向压降大体上是相同的。
12.根据权利要求8所述的半导体器件，多个二极管，从上述输入端子一侧开始向着上述基准电位一侧尺寸减小
13.根据权利要求12所述的半导体器件，上述多个二极管，其正向压降大体上是相同的。
14.根据权利要求8所述的半导体器件，多个二极管，分别用同一尺寸的多个二极管形成。
15.根据权利要求14所述的半导体器件，上述多个二极管，其构成为：采用以某一尺寸的二极管为单位，使该单位二极管的个数不同的办法，分别形成为具有所希望的尺寸。
16.根据权利要求15所述的半导体器件，上述多个二极管，其正向压降大体上是相同的。
17.根据权利要求1所述的半导体器件，上述多个二极管，用标准CMOS工艺制造。
18.一种半导体器件，包括：
设置在输入端子和内部电路之间的静电破坏保护电路，
上述静电破坏保护电路的构成为使多个二极管彼此进行级联连接；
上述多个二极管具有2种以上的尺寸；
上述多个二极管，分别由被偏置为基准电位的第1导电类型的衬底、在上述衬底的表面部分上形成的第2导电类型的阱区、在上述阱区内形成的第1导电类型的第1扩散区构成。
19.根据权利要求18所述的半导体器件，上述多个二极管的每一个的尺寸都由上述第1扩散区的周长规定。
20.根据权利要求18所述的半导体器件，上述多个二极管的每一个的尺寸都由上述第1扩散区的面积规定。
21.根据权利要求18所述的半导体器件，上述多个二极管还具备在上述阱区内形成的第2导电类型的第2扩散区，
上述半导体器件构成为在上述多个二极管间，上述第1扩散区和上述第2扩散区彼此进行连接。
22.根据权利要求18所述的半导体器件，在上述多个二极管之内，上述静电破坏保护电路的与上述输入端子邻近一侧的二极管，具有比其它的二极管大的尺寸。
23.根据权利要求22所述的半导体器件，上述多个二极管，其正向压降大体上是相同的。
24.根据权利要求18所述的半导体器件，上述多个二极管，从上述输入端子一侧开始向着上述基准电位一侧尺寸减小
25.根据权利要求24所述的半导体器件，上述多个二极管，其正向压降大体上是相同的。
26.根据权利要求18所述的半导体器件，上述多个二极管，分别用同一尺寸的多个二极管形成。
27.根据权利要求26所述的半导体器件，上述多个二极管，其构成为：采用以某一尺寸的二极管为单位，使该单位二极管的个数不同的办法，分别形成为具有所希望的尺寸。
28.根据权利要求27所述的半导体器件，上述多个二极管，其正向压降大体上是相同的。
29.根据权利要求18所述的半导体器件，上述多个二极管，用标准CMOS工艺制造。
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