TW508792B - Semiconductor device formed by cascading multiple diodes - Google Patents

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Tomoaki Yabe
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Description

508792 A7 B7 五、發明説明（i 1·發明所屬之技術領域 本發明和由複數二極體（diode)串聯（cascade)而成之半 導體裝置相關。具體而言，就是和半導體元件之ESD (Electro-Static Discharge:靜電放電）保護電路相關。 2·先前技術 以往以CMOS (Complementary Metal Oxide Semiconductor: 互補式金氧半導體）處理（process)製造之半導體裝置，靜 電放電保護電路（以下稱為E S D保護電路）通常設於半導體 元件及輸出入銷（pin)之間^ ESD保護電路一般為複數之二 極體的串聯。 圖4A及4B為ESD保護電路的傳統例。圖4A為前述ESD 保護電路之配置（layout)的平面圖。圖48為前述ESD保護 電路之構成的斷面圖。此外，此處採用由3個二極體 l〇la、10 1b、及l〇lc所構成之ESD保護電路做為實例。 亦即，傳統之ESD保護電路的3個二極體l〇ia、i〇ib、 及l〇lc大致為相同尺寸（size)。此外，各二極體i〇la、 l〇lb、及l〇ic採同一方向的配置。此構成時，前述二極體 l〇la、10 lb、及l〇ic是以標準CMOS處理來形成。例 如’ P型半導體基板163之表面部上設有大致為相同尺寸之 3個N型適古（weu)領域1〇5 ^ ：^型井領域1〇5之表面部則分 別設有N +型擴散領域i〇7a&-p +型擴散領域1〇7b。此構成 時’含前述p型半導體基板103在内，前述二極體1〇la、 l〇lb、及 l〇ic 分別為寄生（parasitic)雙極構 造。 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公釐)
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508792 A7 B7 五、發明説明（2 此外’各二極體l〇la、l〇lb、及i〇ic間，前述N +型擴 散領域107a及前述P+型擴散領域107b會經由接點 (contact)109連於金屬（metal)配線110。利用此方式，可 以將3個二極體i〇ia、i〇lb、及i〇ic互相串聯在一起。此 種構造為傳統的一般構造。 圖5為前述構成之ESD保護電路的等價電路。前述esd保 護電路時，例如在前述二極體1 〇 i a上有順向電流1〇流過 時’後段之二極體101b上會出現基極（base)電流，而有電 流I ο * 1 /( 1 +泠）流過。除了前述基極電流以外，前述p型半 導體基板103會出現集電極（c〇iiect〇r)電流（基板電流）， 而有電流Ιο*冷/(1+冷）流過。 亦即，若對圖上未標示之輸出入銷施加靜電放電電壓 (ESD電壓），電流會依序流過前述二極體i〇ia、101b、及 101c。此時，流過連接於前述輸出入銷之第一段二極體 101a的電流1〇之一部份，會以基板電流方式 流失。所以，第二段之二極體1 〇 1 b上，則會有減少此基板 電流Ιο*冷/(1+泠）之電流（基極電流）I〇* 1/(1+冷）流入。 同樣地，第二段及第三段之二極體1 〇 1 b及1 0 1 c上，也只有 部份電流會流過前述P型半導體基板103。所以，流過各段 之二極體l〇lb及101c的電流會逐漸變小。 換言之，傳統之ESD保護t路中，全部二極體101a、 l〇lb、及101c的尺寸都相同。所以，各二極體101 a、 1 0 1 b、及1 0 1 c具有相同的電流容量。因此，即使電流逐漸 變小，後段之二極體101b及101c仍具有不必要之電流容 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 508792 A7 B7 五、發明説明（3 量° 前述ESD保護電路在晶片（chip)所佔的面積，最好不要 影響晶片尺寸（chip size)。然而，半導體裝置因為元件之 電子計數（scaling)的進步，包括内部電路在内之周邊電路 的面積逐年縮小。相反地，因為有確保足夠電流容量之必 要性，故前述E S D保護電路無法電子計數化。前述e S D保 護電路在晶片上所佔的面積因而相對較大。結果，就造成 ESD保護電路之面積會影響到晶片尺寸之問題。所以，以 具有不必要電流容量之尺寸來形成二極體101b及l〇lc就等 於面積損失（loss)。 此外，如果各段二極體1 0 1 a、1 0 1 b、及1 0 1 C之尺寸相 同’且各段之二極體l〇la、101b、及101c都流過同一電 流。此時’各二極體101a、101b、及101c之順向電壓下 降（V f)也會相等。然而，如前面所述，流過各段二極體 101a、101b、及101c之電流全部不同。所以，各段二極 體101a、101b、及101c之電壓下降也會不相等。故在保 護能力之耐壓上，很難配合電壓下降之合計來實施耐壓設 計。 如前面所述，以往是利用以CMOS處理來製造的寄生雙 極構造來構成E S D保護電路。然而，無法減少e s D保護電 路在晶片尺寸上所佔的配置Φ積，且有耐壓設計較困難的 問題。 發明之實施形態 下面是利用圖面進行本發明實施形態之說明。 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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508792 A7 B7
(第1實施形態） 圖1為本發明之第1實施形態相關之半導體裝置的構成實 例圖。此處以由3個二極體構成E S D保護電路時為例來進行 說明。 換言之’此半導體裝置時，ESD保護電路15可以設於如 在晶片上分別形成、被視為外部信號輸入端子之輸出入銷 (或輸入銷）11及被視為半導體元件之内部電路之間。前 述ESD保護電路15是以標準CMOS處理來形成。 圖2為前述ESD保護電路15之配置實例。圖2之p型半導 體基板（第r導電型基板）21會偏向基準電位。n型井領域 (第二導電型井領域）23 a、23b、及23c分別以同方向配置 於前述P型半導體基板21之表面部。N +型擴散領域（第二導 電型之第2擴散領域）25a、25b、及25c、及P +型擴散領域 (第一導電型之第1擴散領域）26a、26b、及26c則分別設置 於各N型井領域23a、23b、及23c之表面部。利用此方 式，可以形成寄生雙極構造之二極體15a、15b、及15c。 各段之二極體1 5 a、1 5 b、及1 5 c間，經由接點2 9以金屬 配線31進行串聯。而ESD保護電路15之一端（連接至輸出 入銷之端側）則連接於前述輸出入銷1 1。此外，另一端（基 準電位端側）則連接於基準電位。 此時，各段之二極體15a、15b、及15c分別以不同尺寸 形成。本實施形態時，前述P +型擴散領域26a〜26c依據 面積及邊長規定而有三種尺寸。利用此方式，可以從前述 輸出入銷1 1側朝前述基準電位側逐漸減小方式來設置各段 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂 線 508792 A7 ______B7 五、發明説明（5 ) 之二極體 15a、15b、及 15c(15a>15b>15c)。 各段之二極體15a、15b、及15c的尺寸比，依寄生雙極 效果，設定為相似於基極流出之電流對流入射極（emitter) 之電流的比。換言之，設定為相似於、輸出電流對扣除流 入P型半導體基板21之集電極電流（基板電流）所造成的損失 部份後之輸入電流的比。 第一段之二極體15a的P +型擴散領域26a經由接點29以 金屬配線31連接於前述輸出入銷11。第一段之二極體i5a 的N +型擴散領域2 5 a則經由接點2 9以金屬配線3 1連接於第 二段之二極體15b的P +型擴散領域26b。第二段之二極體 15b的Ν +型擴散領域25b則經由接點29以金屬配線31連接 於第二段之一極體15c的P +型擴散領域26c。第三段之二極 體1 5 c的N +型擴散領域2 5 c則經由接點2 9以金屬配線3 1連 接於前述基準電位。 如上面所述，本發明之第1實施形態相關的E s D保護電路 15中’連接於輸出入銷11側之二極體的形成尺寸會大 於其他二極體1 5 b及1 5 c之尺寸。另外，以尺寸對流過電流 之相對比會相等的方式來形成各段二極體15a、丨5b、及 15c。結果’各段之二極體i5a、15b、及15c的順向電壓 下降可以獲得相似的值。當然，前面所述之電流比會因為 流過二極體之電流而有所不肉。所以，無法使電流比和尺 寸比相等。因此，考量必須以ESD保護電路15保護之内部 電路13的耐壓，而必須對輸出入銷η施加高於該電壓之電 壓的情形。而且，必須配合流過各段二極體15a、15b、及 - -8 · _ 本紙張尺度適財@ S家標準(CNS) A4規格(21GX297公釐) " 一 ~ 裝 訂 線 观792 A7 B7 五、發明説明（6 15c之電流及其尺寸。利用此方式，可以使各二極體丨5a、 15b、及15c之電壓下降有相似的值。所以，可以依二極體 之段數比例來實施耐壓設計，也可提高E S D保護電路1 5之 耐壓設計的容易度。 此外，流過第二段之二極體1 5 b的電流量是由第一段之 二極體15a的尺寸來決定^流過第三段之二極體15c的電流 量是由第二段之二極體15b的尺寸來決定。亦即，第二段 之二極體15b只要是可以流過從第一段二極體15a流出、已 減少基板電流之電流的尺寸（電流容量）即可。同樣地，第 三段之二極體1 5 c只要是自第二段之二極體1 5 b流出，可流 過基板電流所減少之部分之電流尺寸（電流容量）即可。所 以’利用二極體1 5 a、1 5 b、及1 5 c之尺寸逐漸縮小而減少 之二極體1 5 b及1 5 c的電流容量，會分別由基板電流來補 足。所以，E S D保護電路1 5之電流容量和以往幾乎完全一 樣。 而且’可以依序縮小第二段以後之二極體15b及15c的尺 寸。利用此方式，E S D保護電路1 5的面積可以配合各段之 二極體15a、15b、及15c而縮小。此時，因為各段二極體 15a、15b、及15c之基板電流而減少的電流比例如下所 示。假設相對於二極體之輸入電流的輸出電流比例為α , 而第一段一極體15a之必要皮寸為w〇。則第二段二極體 15b為W0 · α、第三段二極體15c為W0 · α2。例如，相 對於輸入電流之輸出電流的比例α為0.5、二極體之段數為 第5段時，以往之二極體的整體尺寸需要5 · w〇。相對於 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 裝 訂
508792 A7 B7 五、發明説明（7 ) 此，本實施形態時為1 · 93 8 · W0，只需要不到一半的尺 寸。· 隨著半導體元件之電子計數的發展，ESD保護電路之配 置面積會對晶片尺寸造成影響時，ESD保護電路15之配置 面積的縮小就會和晶片尺寸之小型化相關。所以，可以降 低成本（cost)。
(第2實施形態） 圖3為本發明之第2實施形態相關之ES D保護電路配置實 例。此處以由3個二極體構成ESD保護電路時為例來進行說 明。
第2實施形態相關之ESD保護電路15,可以標準CMOS處 理來形成。亦即，P型半導體基板（第一導電型基板）2 1會偏 向基準電位。N型井領域（第二導電型井領域）23a、23b、 及23c分別以同方向配置於前述p型半導體基板21之表面 部。N+型擴散領域（第二導電型之第2擴散領域）25a、 25b、及25c、及P+型擴散領域（第一導電型之第i擴散領 域）26a、26b、及26c則分別設置於各N型井領域23a、 23b、及23c之表面部。利用此方式’可以形成寄生雙極構 造之二極體 15a’、15b’、及 15c’。 各段之二極體15a’、15b’、及15c’分別以不同尺寸形 成。例如，各段之二極體15a，、15b’、及15c，的尺寸可以 從輸出入銷側朝前述基準電位側逐漸減小 (15a，>15b，>15c，） 。 本實施形態時，是以由具有一定大小之面積或邊長之擴 -10 - 本紙張尺度適用中國國家標準(CNS> A4規格(210X297公釐) 508792 A7 B7 五、發明説明（8 ) 散領域26c所構成的二極體15c，為i個單位。然後形成具有 複個此二極體15c，之尺寸的二極體15a，及15b，。利用此方 式’可以分別形成具有期望尺寸之二極體丨5 a.，及i 5 b，。亦 即’各段二極體15a’、15b’、及15c，之二極體15c，的數量 會對應必要之電流容量而不同。例如，二極體i 5 a，的形成 尺寸為4個二極體15c，^而假設二極體15b，的形成尺寸為2 個二極體15c’。利用此方式，各段會形成尺寸各不相同的 二極體1 5 a ’、1 5 b ’、及1 5 c ’。此外，在此第2實施形態 時’各段之二極體15a’、15b，、及15c’的尺寸比，也會依 寄生雙極效果，設定為相似於、輸出電流對扣除流入p型半 導體基板21之集電極電流（基板電流）所造成的損.失部份後 之輸入電流的比。 和前述第1實施形態時相同，E S D保護電路1 5，之一端（連 接至輸出入銷側）視為外部信號端子而連接於輸出入銷上。 而另一端（基準電位側）則連接於基準電位。各段之二極體 15a’、15b’、及15c’間會經由接點29而以金屬配線3 1進 行串聯。例如，第一段之二極體15a，的P+型擴散領域26a 經由接點29以金屬配線31連接於輸出入銷。第一段之二極 體1 5 a ’的N +型擴散領域2 5 a則經由接點2 9以金屬配線3 1連 接於第二段之二極體15b，的P +型擴散領域26b。第二段之 二極體15b’的Ν +型擴散領域hb則經由接點29以金屬配線 31連接於第三段之二極體15c，的P+型擴散領域26c。第三 段之二極體1 5 c ’的N +型擴散領域2 5 c則經由接點2 9以金屬 配線31連接於前述基準電位。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公着)
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508792 A7 B7 五、發明説明（9 ) 利用此種本發明第2實施形態相關之構成，也可獲得和前 述本發明第1實施形態所示之ESD保護電路丨5相同的效 果。亦即，ESD保護電路15’之電流容量不會改變，而各 段之二極體15a’、15b’、及15c’的順向電壓下降可以獲得 相似的值。所以，可以依二極體之段數比例來實施耐壓設 計，也可提高耐壓設計之容易度。 此外，可以依序縮小各段之二極體15a，、15b，、及15c， 的尺寸。所以，隨著半導體元件之電子計數的發展，esd 保護電路之配置面積會對晶片尺寸造成影響時，可以利用 ESD保護電路15’之配置面積的縮小來追求晶片尺寸之小型 化·，同時可以降低成本。 如上面所述，可以使串聯之複數二極體的各段電壓下降 呈現相似的值。此外，也可形成具有電流容量上之必要尺 寸的各段二極體。亦即，利用CMOS處理製造之半導體裝 置時’以串聯複數個二極體並順向導引電流來構成以避免 内部電路發生靜電放電為目的之ESD保護電路時，可以使 串聯之複數個二極體具有不同尺寸。此時，各段之二極體 的尺寸，可以依照從連接至輸出入銷之連接側朝基準電位 側之方向依序縮小。利用此方式，很容易就可以獲得各段 二極體之順向電壓下降有相似的值。結果，可以改善耐壓 設計之困難度。而且，可以在不損失ESD保護電路之電流 容量下縮小配置面積。因此，可以避免E S D保護電路之配 置面積對晶片尺寸造成影響。 此外，在前述第1及第2之各實施形態中，都是以由3個二 -12 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 線 508792 A7 -________ B7五、發明説明（1〇 ) 極體構成ES D保護電路之情形來進行說明。但應用並不限 於此種情形，例如，也可以由4個以上之二極體來構成。 同時’各段之二極體也不限於以1個二極體來形成。例 如，也可以並聯複數個二極體來形成β 此外’也可以在每丨個輸出入銷（含輸入銷）設置esd保護 電路。或者，也可對複數輸出入銷設置1個]£31)保護電路。 在技術上，可以進行各種嚐試及修正。因此，本發明之 觀點並不限於此處之特定說明或實施。相對的，只要不背 離專利申请及其類似之本發明所定義之精神及範疇，可以 進行各種修正。 圖式之簡要說明 · 圖1為本發明之第1實施形態相關之半導體裝置的構成實 例圖。 圖2為圖1之ESD保護電路配置實例的平面圖。 圖3為本發明第2實施形態相關之e S D保護電路配置實例 的平面圖。 圖4 A及4 B是說明傳統技術及其問題點之E s D保護電路 的構成圖。 圖5為傳統ESD保護電路之等價電路圖。 L - 13 - 本紙張尺度適用中國國家樣準(CNS) Δ4規格(210X297公釐) 裝 訂 線

Claims (1)

  1. 508792 A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體裝置，含有以基準電位偏壓之第一導電型基 板、在前述基板之表面部上形成的第二導電型井領域、 以及在前述井領域之表面部形成之第一導電型第1擴散領 域所構成的複數個二極體， 刖述之複數個二極體擁有二種以上之尺寸且互相串 聯。 2·如申請專利範圍第1項之半導體裝置，其中前述複數之二 極體具有各自不同之尺寸。 3·如申請專利範圍第1項之半導體裝置，其中前述複數之各 二極體的尺寸係由前述第1擴散領域來決定。 4·如申請專利範圍第3項之半導體裝置，其中前述複數之各 二極體的尺寸係由前述第1擴散領域之周邊長來決定。 5·如申請專利範圍第3項之半導體裝置，其中前述複數之各 二極體的尺寸係由前述第1擴散領域之面積來決定。 6·如申請專利範圍第！項之半導體裝置，其中前述複數之二 極體更具有在前述井領域内形成之第二導電型的第2擴散 領域， 前述之複數二極體間，前述之第丨擴散領域及前述之第 2擴散領域互相連接。 7·如申請專利範圍第6項之半導體裝置，其中利用前述複數 之二極體構成靜電放電保護電路。 8.如申請專利範圍第7項之半導體裝置，其中前述靜電放電 保護電路以其-端之二極體的第】擴散領域連接端子連接 於外部信號之輸入端子，
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    508792 A8 B8 C8 D8 六 申請專利範圍 且以另一端之二極體的第2擴散領域連接端子連接於基 準電位。 9.如申請專利範圍第8項之半導體裝置，其中前述各輸入端 子皆設有前述靜電放電保護電路。 10·如申請專利範圍第8項之半導體裝置，其中複數之二極體 當中’接近前述靜電破壞保護電路之前述輸入端子側之 二極體的尺寸大於其他二極體的尺寸。 11·如申請專利範圍第1 〇項之半導體裝置，其中前述複數之 二極體的順向電壓下降大致相同。 12如申請專利範圍第8項之半導體裝置，其中複數之二極體 的尺寸自前述輸入端子側朝前述基準電位側方向逐漸縮 小〇 13·如申明專利乾圍第1 2項之半導體裝置，其中前述複數之 二極體的順向電壓下降大致相同。 14如申請專利範圍第8項之半導體裝置，其中複數之二極體 是由同一尺寸之複數二極體所形成。 15·如申請專利範圍第14項之半導體裝置，其中前述複數之 二極體係以某一尺寸之二極體為單位，利用使該單位二 極體之個數不同使其各具有所期望之尺寸而形成。 16·如申請專利範圍第15項之半導體裝置，其中前述複數之 二極體的順向電壓下降大致相同。 17·如申請專利範圍第1項之半導體裝置，其中前述複數之二 極體係以標準 CMOS (Complementary Metal Oxide Semiconductor)製程製造。 -15 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 508792 A8 B8 C8 ____D8 六 、申請專利範圍 18· —種半導體裝置，具有設於輸入端子及内部電路間之靜 電放電保護電路， 前述靜電放電保護電路係由複數二極體互相串聯而 成； 前述複數之二極體具有二種以上的尺寸； 前述複數之二極體各包含以基準電位偏壓之第一導電 型基板·在前述基板之表面部上形成的第二導電型井領域 以及在前述井領域之表面部形成之第一導電型第1擴散領 域。 19·如申請專利範圍第18項之半導體裝置，其中前述複數之 各二極體的尺寸係由前述第1擴散領域之周邊長來決定。 20·如申請專利範圍第18項之半導體裝查，其中前述複數之 各二極體的尺寸係由前述第丨擴散領域之面積來決定。 21·如申請專利範圍第1 8項之半導體裝置，其中前述複數之 二極體更具有在前述井領域内形成之第二導電型的第2擴 散領域， 前述之複數二極體間，前述之第丨擴散領域及前述之第 2擴散領域互相連接。 22如申請專利範圍第18項之半導體裝置，其中複數之二極 體當中， 接近前述靜電破壞保護電路之前述輸入端子之二極體 的尺寸係大於其他二極體的尺寸。 23·如申請專利範圍第22項之半導體裝置，其中前述複數之 二極體的順向電壓下降大致相同。 -16 - 本纸银尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 508792 A8 B8 C8 D8 六 申請專利範圍 24·如申請專利範圍第18項之半導體裝置，其中複數之二極 體的尺寸自前述輸入端子側朝前述基準電位側方向逐漸 縮小。 25·如申請專利範圍第24項之半導體裝置，其中前述複數之 二極體的順向電壓下降大致相同。 26·如申請專利範圍第18項之半導體裝置，其中複數之二極 體係由同一尺寸之複數二極體所形成。 27·如申請專利範圍第26項之半導體裝置，其中前述複數之 二極體係以某一尺寸之二極體為單位，利用該單位二極 體之個數不同使其各具有所期望之尺寸而形成。 28·如申請專利範圍第27項之半導體裝置，其中前述複.數之 二極體的順向電壓下降大致相同。 29.如申請專利範圍第18項之半導體裝置，其中前述複數之 二極體係以標準 CMOS (Complementary Metal Oxide Semiconductor)製程製造。 -17 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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