JPS6312158A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6312158A JPS6312158A JP15659886A JP15659886A JPS6312158A JP S6312158 A JPS6312158 A JP S6312158A JP 15659886 A JP15659886 A JP 15659886A JP 15659886 A JP15659886 A JP 15659886A JP S6312158 A JPS6312158 A JP S6312158A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000002633 protecting effect Effects 0.000 abstract 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007786 electrostatic charging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＭＯＳ型（絶縁ダート型）集積回路等の半導
体集積回路に係り、特に人力段ＭＯＳトランノスタのダ
ートを静電破壊から保護する入力保護回路に関する。
体集積回路に係り、特に人力段ＭＯＳトランノスタのダ
ートを静電破壊から保護する入力保護回路に関する。
（従来の技術）
ＭＯＳ集積回路の人力保護回路として、従来は第３図に
示すように、入力パッド３ｌと人力段ＭＯＳ ｝ランノ
スタ（図示せず）のダートとの間に抵抗素子Ｒを直列に
接続すると共に、ｒ−｝・ソース相互が接続された入力
保護用ＭＯＳトランジスタ３２を並列に接続していた。
示すように、入力パッド３ｌと人力段ＭＯＳ ｝ランノ
スタ（図示せず）のダートとの間に抵抗素子Ｒを直列に
接続すると共に、ｒ−｝・ソース相互が接続された入力
保護用ＭＯＳトランジスタ３２を並列に接続していた。
この入力保護回路は、基本的には入力信号線の抵抗成分
Ｒ、分布容量Ｃを利用したＣＲ分布定数回路であり、入
力信号の遅延時間は上記ＣＲ時定数により定まり、その
値は現状の最小ノ４ターン寸法１．５μｍ程度のＭＯＳ
集積回路では約２ ｎｓｅｃ程度である。
Ｒ、分布容量Ｃを利用したＣＲ分布定数回路であり、入
力信号の遅延時間は上記ＣＲ時定数により定まり、その
値は現状の最小ノ４ターン寸法１．５μｍ程度のＭＯＳ
集積回路では約２ ｎｓｅｃ程度である。
ところで、回路パターンの微細化によりＭＯＳ集積回路
の動作の高速化を図ろうとした場合、人力保護回路はＣ
Ｒ時定数を利用しているのでその微細化が不可能である
。したがって、内部回路パターンの微細化によりＭＯＳ
集積回路の動作を高速化すればする程、上記入力保護回
路における信号遅延時間が回路全体の動作時間に占める
割合が犬きくなり、回路動作の高速化を図る上で大きな
支障が生じるという問題があった。
の動作の高速化を図ろうとした場合、人力保護回路はＣ
Ｒ時定数を利用しているのでその微細化が不可能である
。したがって、内部回路パターンの微細化によりＭＯＳ
集積回路の動作を高速化すればする程、上記入力保護回
路における信号遅延時間が回路全体の動作時間に占める
割合が犬きくなり、回路動作の高速化を図る上で大きな
支障が生じるという問題があった。
（発明が解決しようとする問題点）
本発明は、上記したようにＣＲ時定数を利用した入力保
護回路の微細化ができないことに起因する問題点を解決
すべくなされたもので、入力保護回路のパターンの微細
化および信号遅延時間の減少化が可能であり、内部回路
パターンの微細化によって回路動作の高速化を図り得る
半導体集積回路を提供することを目的とする。
護回路の微細化ができないことに起因する問題点を解決
すべくなされたもので、入力保護回路のパターンの微細
化および信号遅延時間の減少化が可能であり、内部回路
パターンの微細化によって回路動作の高速化を図り得る
半導体集積回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体集積回路は、入力段ＭＯＳ型トランジス
タのダート入力側に設けられる入力保護回路として、バ
イプーラトランジスタを用いたインバータ回路を用いて
なることを特徴とする。
タのダート入力側に設けられる入力保護回路として、バ
イプーラトランジスタを用いたインバータ回路を用いて
なることを特徴とする。
（作用）
バイポーラトランジスタを用いたインバータ回路は、基
本的に静電破壊に対して非常に強い構造を有しており、
集積回路の内部回路・ぐターンと同じく微細化が可能で
あって、その信号遅延時間が短かいので、集積回路の回
路動作の高速化が可能になる。
本的に静電破壊に対して非常に強い構造を有しており、
集積回路の内部回路・ぐターンと同じく微細化が可能で
あって、その信号遅延時間が短かいので、集積回路の回
路動作の高速化が可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は半導体集積回路、たとえばＭＯＳ集積回路の入
力保護回路を示しており、人力／’ＰツドＩθと入力段
ＭＯＳ）ランジスタ（図示せず）のケ９−トとの間にそ
れぞれバイポーラトランジスタを用いた二段のインバー
タ回路１１．１２が縦続されている。上記インバータ回
路１１．１２は、それぞれｖＤＤ電源端と接地端との間
に負荷抵抗素子ＲＬおよびＮＰＮ形トランジスタＱＮの
コレクタ・エミッタ間が直列に接続されてなる。
力保護回路を示しており、人力／’ＰツドＩθと入力段
ＭＯＳ）ランジスタ（図示せず）のケ９−トとの間にそ
れぞれバイポーラトランジスタを用いた二段のインバー
タ回路１１．１２が縦続されている。上記インバータ回
路１１．１２は、それぞれｖＤＤ電源端と接地端との間
に負荷抵抗素子ＲＬおよびＮＰＮ形トランジスタＱＮの
コレクタ・エミッタ間が直列に接続されてなる。
上記構成の入力保護回路において、入力パッド１０の入
力信号（ＴＴＬレベル）は、前段のインバータ回路１１
によシ反転されたのち後段のインバータ回路Ｉ２により
再反転されて（つまり、入力信号と同位相になって）入
力段ＭｏＳトランジスタに伝達される。この場合、ＭＯ
Ｓトランジスタにおける微細化のレベル（たとえば最小
パターン寸法が１．５μｍ程度）で上記インバータ回路
１１．１２を実現すれば、インバータ回路１段当りの信
号遅延時間は約０．５ｎｓｅｃであシ、２段のインバー
タ回路で約１ ｎ５ｅｅであり、従来例の約２ｎｇｓｃ
に比べて約１ ｎ５ｅｃ短縮されることになる。しかも
、バイポーラトランジスタは基本的にＰＮ接合による大
きな容量および大きな電流に対する経路を持っており、
静電破壊に対しては非常に強い構造になっているので、
入力段ＭＯＳトランジスタのダート入力に対して十分に
入力保護作用を発揮することが可能である。
力信号（ＴＴＬレベル）は、前段のインバータ回路１１
によシ反転されたのち後段のインバータ回路Ｉ２により
再反転されて（つまり、入力信号と同位相になって）入
力段ＭｏＳトランジスタに伝達される。この場合、ＭＯ
Ｓトランジスタにおける微細化のレベル（たとえば最小
パターン寸法が１．５μｍ程度）で上記インバータ回路
１１．１２を実現すれば、インバータ回路１段当りの信
号遅延時間は約０．５ｎｓｅｃであシ、２段のインバー
タ回路で約１ ｎ５ｅｅであり、従来例の約２ｎｇｓｃ
に比べて約１ ｎ５ｅｃ短縮されることになる。しかも
、バイポーラトランジスタは基本的にＰＮ接合による大
きな容量および大きな電流に対する経路を持っており、
静電破壊に対しては非常に強い構造になっているので、
入力段ＭＯＳトランジスタのダート入力に対して十分に
入力保護作用を発揮することが可能である。
なお、上記入力保護回路の最小ノ！ターン寸法（もしく
はその設計基準）と信号遅延時間との関係は第２図に示
すようになり、内部回路パターンの縮小と共に入力保護
回路パターンを縮小することによって、内部回路動作の
高速化および入力保護回路の信号遅延時間の短縮化を図
ることが可能になり、ＭＯ３ｉ積回路の回路動作の高速
化を実現することができる。
はその設計基準）と信号遅延時間との関係は第２図に示
すようになり、内部回路パターンの縮小と共に入力保護
回路パターンを縮小することによって、内部回路動作の
高速化および入力保護回路の信号遅延時間の短縮化を図
ることが可能になり、ＭＯ３ｉ積回路の回路動作の高速
化を実現することができる。
なお、本発明は上記実施例に限らず、要するに、入カッ
々ツド１０と入力段ＭＯＳ）ランジスタのダートとの間
に、ＣＲ分布定数回路を挿入することなく、少なくとも
１段のバイポーラトランジスタ型インバータ回路を挿入
するようにすればよい。
々ツド１０と入力段ＭＯＳ）ランジスタのダートとの間
に、ＣＲ分布定数回路を挿入することなく、少なくとも
１段のバイポーラトランジスタ型インバータ回路を挿入
するようにすればよい。
［発明の効果］
上述したように本発明の半導体集積回路によれば、入力
段ＭＯＳ）ランジスタのダート入力側の入力保護回路と
して、バイポーラトランジスタを用いてなるインバータ
回路を用いることによって、集積回路パターンの微細化
につれて回路動作の高速化を実現することができる。
段ＭＯＳ）ランジスタのダート入力側の入力保護回路と
して、バイポーラトランジスタを用いてなるインバータ
回路を用いることによって、集積回路パターンの微細化
につれて回路動作の高速化を実現することができる。
第１図は本発明の半導体集積回路における入力保護回路
の一例を示す回路図、第２図は第１図の回路の回路パタ
ーン寸法と信号遅延時間との関係を示す特性図、第３図
は従来の入力保護回路を示す回路図である。 １０・・・入力パッド、１１．１２・・・インバータ回
路、ＱＮ・・・ＮＰＮ形トランジスタ、ＲＬ・・・負荷
抵抗素子。
の一例を示す回路図、第２図は第１図の回路の回路パタ
ーン寸法と信号遅延時間との関係を示す特性図、第３図
は従来の入力保護回路を示す回路図である。 １０・・・入力パッド、１１．１２・・・インバータ回
路、ＱＮ・・・ＮＰＮ形トランジスタ、ＲＬ・・・負荷
抵抗素子。
Claims (2)
- （１）入力段ＭＯＳ型トランジスタのゲート入力側に設
けられる入力保護回路として、バイポーラトランジスタ
を用いたインバータ回路を用いてなることを特徴とする
半導体集積回路。 - （２）前記入力保護回路は、前記インバータ回路が二段
縦続接続されてなることを特徴とする前記特許請求の範
囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15659886A JPS6312158A (ja) | 1986-07-03 | 1986-07-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15659886A JPS6312158A (ja) | 1986-07-03 | 1986-07-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6312158A true JPS6312158A (ja) | 1988-01-19 |
Family
ID=15631254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15659886A Pending JPS6312158A (ja) | 1986-07-03 | 1986-07-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6312158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6086741A (en) * | 1997-01-13 | 2000-07-11 | Dowa Mining Co., Ltd. | Process for sulfurizing treatment of ferrous articles |
| US6589412B1 (en) | 1999-10-20 | 2003-07-08 | Dowa Mining Co., Ltd. | Method for producing a sliding member having excellent seizure resistance |
| US8691433B2 (en) | 2004-06-02 | 2014-04-08 | Enersys Limited | Battery |
-
1986
- 1986-07-03 JP JP15659886A patent/JPS6312158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6086741A (en) * | 1997-01-13 | 2000-07-11 | Dowa Mining Co., Ltd. | Process for sulfurizing treatment of ferrous articles |
| US6589412B1 (en) | 1999-10-20 | 2003-07-08 | Dowa Mining Co., Ltd. | Method for producing a sliding member having excellent seizure resistance |
| US8691433B2 (en) | 2004-06-02 | 2014-04-08 | Enersys Limited | Battery |
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