CN1210785C - 电源供应扰动双轨电源供应的互补式金属氧化组件布局 - Google Patents

Abstract

本发明揭露一种使用双轨电源供应的互补式金属氧化半导体晶体管(CMOS)组成的基本标准元件布局，至少包含：多个CMOS晶体管，其中一半个数的CMOS晶体管位于接参考电位的第一金属导线上方，其余一半个数的CMOS晶体管位于第一金属导线下方；上半部的CMOS晶体管连接至第二金属导线，下半部的CMOS晶体管连接至第三金属导线，第二金属导线及第三金属导线连接至一电源供应端，此外每两个相邻接CMOS晶体管为一组，每一组的漏极端互相连接，栅极端也互相连接，该每一组的漏极端系做为一讯号输出端或相邻一组的栅极的输入端。

Description

电源供应扰动双轨电源供应的互补式金属氧化组件布局

技术领域

本发明揭示一种有关于基本标准元件布局方法，特别是有关于在基本标准元件中使用双轨电源供应轨线以达到降低电源供应扰动的目的。

背景技术

在半导体制程技术中，集成电路的形成，特别是特殊应用集成电路(application-specific integrated circuit；简称ASIC)，通常依据客户要求的功能先将标准电路元件库(standard cell library)及客户提供的功能方块(functional block)布局(placement)于晶片(更正确的说是小片(die)的某些位置)，接着再进行布线布局(routing)，最后由制程部门依据布局图去进行实体制程。这些基本标准电路元件库，例如OR、NAND、NOR、AND、XOR、反相器逻辑闸、或者如正反器，闩锁(latches)顺序电路元件等都属之，或者其他相当的元件等皆是。

而不管是使用利用基本标准元件一一组合成电路的标准单元(standard cell)，或使用已完成的部分逻辑电路只要加连线设计的栅极阵列(gate array)设计，一般而言，都是只设计有单轨的电源供应。例如图1A的缓冲器电路是由多个互补式金属氧化半导体晶体管(CMOS)10所组合而成。每一个CMOS具有一组电源供应VDD及VSS的设计，一般被视为理所当然。即使是单位面积的元件数量已大为提高的深次微米(deepsubmicron；漏极至源极长远低于1μm的元件)的集成电路制程也是如此。虽然业界各制程工程师所期待的目标正是如此。然而对布局工程师的负担而言，却会因此加重。因为，可能某些较耗电的元件都被设计集中于某一些位置处，而由于工作电压也是愈来愈低，误差的允许范围仍然约为5％。换言之极小的电压波动都会造成信号传输的错误，乃至更严重的功能错误。

图1A单轨架构的缺点是：当上述的电路如果要使用以驱动下一级电路，且下一级电路又是需要大电流时，将使得电流电阻乘积(即电压降；IR drop)变得不能忽视。此时如果只有一组的电源供应，将使得电源供应电压有扰动的问题。图1B示依据图1A的标准互补式金属氧化半导体晶体管(CMOS)所组成的缓冲电路，当图1A输出端连接至较耗电的后一级时，节点a1有明显的电压抖动的问题。图1C显示由于电源电压抖动，造成输入VI1及输出的信号V01比较也产生输出电压的抖动。

发明内容

鉴于上述，本发明将提供一具有双轨电源供应的基本标准元件来改善上述的问题。

本发明的目的系提供一种改善电源供应电压受到欲驱动的后级元件需要大电流影响而产生电压扰动的布局。

本发明提供一种使用双轨电源供应的互补式金属氧化半导体晶体管组成的基本标准组件布局，至少包含：

第一金属导线连接至第一参考电位；及多个CMOS晶体管，其中一半个数的CMOS晶体管位于该第一金属导线上方，其余一半个数的CMOS晶体管位于该第一金属导线下方，该位于第一金属导线上的CMOS晶体管连接至第二金属导线，该位于第一金属导线下的CMOS晶体管连接至第三金属导线，该第二金属导线及该第三金属导线末端连接至一电源供应端，此外上述多个CMOS晶体管，每两个相邻接CMOS晶体管为一组，每一组的漏极端互相连接，栅极端也互相连接，该每一组的漏极端系做为一讯号输出端或相邻一组的栅极的输入端。

本发明还提供一种使用双轨电源供应的互补式金属氧化半导体晶体管组成的基本标准组件布局，至少包含：

第一PMOS晶体管由第一轨电源线提供电源；

第二PMOS晶体管由第二轨电源线提供电源，其中该第二PMOS晶体管的栅极端和该第一PMOS晶体管的栅极端连接并耦合至一输入端，该第一PMOS晶体管的漏极端和该第二PMOS晶体管的漏极端耦合至一输出端；

第一NMOS晶体管；及第二NMOS晶体管，该第一NMOS晶体管与该第二NMOS晶体管的源极端连接至一参考电源端，该第一NMOS晶体管与该第二NMOS晶体管的漏极端耦合至该输出端，该第一NMOS晶体管与该第二NMOS晶体管的栅极端耦合至该输入端。

其中上述的第一轨电源线及第二轨电源线在未端处再连接在一起。

其中上述的第一、第二PMOS晶体管及第一、第二NMOS晶体管系以分割为多支互为连接的多晶栅极而布局。

附图说明

图1A显示传统CMOS晶体管所组成的缓冲电路；

图1B显示依据图1A的电路模拟在大电流负载情况下电源电压有扰动的情形；

图1C显示由于电源电压扰动而致输出电压不再同等于输入电压；

图2为依据本发明设计的CMOS晶体管缓冲电路示意图；

图3为依据本发明的一实施例的布局示意图；

图4A及图4B为以图2的电路模拟在大电流负载情况下电源扰动幅度在节点a1及e1已都低于传统CMOS电路的扰动幅度对比图。

具体实施方式

由于如发明背景所述，传统方法的基本标准元件对于电源供应端皆是经由电源供应器提供单轨的电源，这样的设计，如果在下一级需要大电流才能驱动时便会造成单轨电源线产生IR电压降而致电源不稳定情况。特别是深次微米(deep submicron，为漏极至源极长远低于1μm的元件)、高元件密度、低工作电压的情况，少许的电压波动都会造成信号传输的错误，乃至更严重的功能错误。如何减小电压波动便是本发明的目标。

为此，本发明将针对部分功率消耗较大的元件特别是互补式金属氧化半导体晶体管(CMOS)组成的基本标准元件的NMOS晶体管及PMOS晶体管，于自动设计布局工具(EDA tool)可以处理的前提下，如图2所示，将每一单一的NMOS晶体管及PMOS晶体管各拆解成两个尺寸较小的NMOS晶体管MN1、MN2及PMOS晶体管MP1、MP2，其中每一个别的PMOS晶体管各由一单轨的电源金属导线VDD1及VDD2提供其电源。VDD1及VDD2最后再会合连接至同一VDD电源金属导线。由于每一单轨的电源金属导线，不管是电源线VDD1或VDD2布局的宽度或面积和传统方法允许的单轨是相同的，如此，可以在不改变电路的基本功能下，使得电源更稳定。

为避免整体布局面积因为一拆解为二而造成面积的大量增加，本发明的布局请参考如图3所示的示意图，连接至参考电位VSS的金属导线105位于布局图中线。图3的布局实施例系由2个CMOS晶体管所组成的反相器所组成。第一个反相器，系由金属导线105的左上方四支多晶栅极110互相连接而构成前级，上方其余10支多晶栅极120及金属导线105的下方10支多晶栅极130形成后级。前级是一通道宽度较小的晶体管，因此，布局时仅分割为四支多晶栅极，而后级由于驱动较大的电流因此是一通道宽度较大的晶体管，布局时分割为二十四支多晶栅极。

此外请注意，金属导线105上方的每一多晶栅极，又分为PMOS部分及NMOS部分，金属导线105上方的PMOS的漏极与一单轨的电源金属导线VDD1连接。金属导线105下方PMOS的漏极与另一单轨的电源金属导线VDD2连接。换言之，一通道宽度大的CMOS晶体管分成两部分，一部分PMOS漏极和VDD1连接，另一部分PMOS漏极则和VDD2连接。由于电源提供的电流由两条导线连接，就各别的每一组互补式金属氧化半导体晶体管(CMOS)而言，单一电源导线需要流过的电流量可以较低，而达到降低IR压降的问题。

上述图3布局实施例中，由于系以包含前级的CMOS晶体管和后级驱动较大电流的CMOS晶体管为例，而使得后级的反相器的两个并联CMOS晶体管(请同时参考图2，MP1，MN1与MP2，MN2)，两者大小不对称。并不表示限定本发明的范围，事实上，只要是连接VSS的金属导线105上下的多晶栅极个数相同，而分别连接VDD1及VDD2，都应属于本发明的范围，例如上述的前级晶体管也可以将二支多晶栅极布局于金属导线105上方，另二支多晶栅极布局于金属导线105下方，而后级则是上、下各十二支栅极即是完全对称的布局法。

此外，若需要，上述的VSS 105，也可以分成两支金属导线，(即在图3布局图中的VSS 105分开成两支金属导线)以分别连接上、下各十四支的多晶栅极中NMOS的源极端。

图4A及图4B系依据本发明布局方法和传统方法的基本标准元件结构在提供相同的电流至后一级时所造成电压稳定度的比较。由图中所示，本发明布局电路，节点a1(请同时参考图2)的电源电压曲线150和习知技术布局的电源电压曲线50比较，可以明显发现，本发明具有较低的电压扰动，请注意上述的模拟实验，系由四个CMOS晶体管(共96支多晶栅极去模拟)的结果。此外，节点e1的电源电压曲线160和习知技术布局的电源电压曲线60比较，也呈现类似结果，本发明具有较低电源电压扰动。虽然并未将电源电压扰动的情形降至零，但至少显著降低。由此可见，本发明的布局能明显改善习知技术的问题。

以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的保护范围。本发明的保护范围当以权利要求书所界定者为准。

Claims (4)

1.一种使用双轨电源供应的互补式金属氧化半导体晶体管组成的基本标准组件布局，至少包含：

第一PMOS晶体管由第一轨电源线提供电源；

第二PMOS晶体管由第二轨电源线提供电源，其中该第二PMOS晶体管的栅极端和该第一PMOS晶体管的栅极端连接并耦合至一输入端，该第一PMOS晶体管的漏极端和该第二PMOS晶体管的漏极端耦合至一输出端；

第一NMOS晶体管；及

第二NMOS晶体管，该第一NMOS晶体管与该第二NMOS晶体管的源极端连接至一参考电源端，该第一NMOS晶体管与该第二NMOS晶体管的漏极端耦合至该输出端，该第一NMOS晶体管与该第二NMOS晶体管的栅极端耦合至该输入端；其中上述的第一轨电源线及第二轨电源线在未端处连接在一起。

2.根据权利要求1所述的使用双轨电源供应的互补式金属氧化半导体晶体管组成的基本标准组件布局，其特征在于：其中上述的第一PMOS晶体管及第一NMOS晶体管系以分割为多支互为连接的多晶栅极而布局。

3.根据权利要求1所述的使用双轨电源供应的互补式金属氧化半导体晶体管组成的基本标准组件布局，其特征在于：其中上述的第二PMOS晶体管及第二NMOS晶体管以分割为多支互为连接的多晶栅极而布局。

4.一种使用双轨电源供应的互补式金属氧化半导体晶体管组成的基本标准组件布局，至少包含：

第一金属导线连接至第一参考电位；及

多个CMOS晶体管，其中一半个数的CMOS晶体管位于该第一金属导线上方，其余一半个数的CMOS晶体管位于该第一金属导线下方，该位于第一金属导线上的CMOS晶体管连接至第二金属导线，该位于第一金属导线下的CMOS晶体管连接至第三金属导线，该第二金属导线及该第三金属导线末端连接至一电源供应端，此外上述多个CMOS晶体管，每两个相邻接CMOS晶体管为一组，每一组的漏极端互相连接，栅极端也互相连接，该每一组的漏极端系做为一讯号输出端或相邻一组的栅极的输入端。

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