CN1695304A - 高速零直流功耗可编程逻辑器件结构 - Google Patents

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Abstract

一种可编程逻辑器件(PLD)结构包括多个PLD一位逻辑单元(图3)。每个一位逻辑单元由所有的CMOS逻辑器件组成，包括可编程单元装置(330－333)、可设定锁存器(320－323)、信号通路装置(360A，360B)和输出逻辑门(350)。信号通路装置耦合之单元装置、可设定锁存器和输出逻辑门，以造成正反馈来改善速度和抗噪声度。每个一位逻辑门是一个基本的积木式部件(402－408)，用于构造积木化的低功耗、高速、零直流电流、高抗噪声度的可编程逻辑器件(PLD)(700)它包括按行与列排列的用于寻址的字线(pwd)和位线(vcol，pcol)的阵列、OR门阵列(740)以及多个输出逻辑电路(750)。

Description

高速零直流功耗可编程逻辑器件结构
发明领域
本发明一般涉及可编程逻辑器件(PLD)，本发明尤其涉及高速、零直流功耗PLD结构。
发明背景
可编程逻辑器件(PLD)在本领域中是公知的并且以积之和(sum of products)或者和之积(product of sums)的形式广泛地用来执行复杂的数字逻辑功能。每个PLD基本上包括起可编程AND(与)门作用的存储器阵列或矩阵、读出电路、固定OR(或)门阵列以及输出逻辑电路。固定OR门阵列也能是可编程OR阵列。当行与列解码器选择一个特定的单元从它读或写数据时，读出电路中的读出放大器从被选出单元、固定OR阵列以及输出逻辑电路读取信息以执行逻辑功能。当发生此情形时，连至被选出单元的可编程阵列的位线被拉至低电平，或具有高阻抗。读出放大器读出包含在那个单元中的信息并将它传递至OR门阵列然后作为PLD的输出传递至输出逻辑电路。
参看图1A，一个典型的现有技术可编程逻辑器件(PLD)100A包括按行102和列104安排的可编程阵列110。每行和每列的交点是一个单元106，并且由一次熔丝链(one-time fuselink)方法或由浮栅CMOS(互补金属氧化物半导体)编程。浮栅CMOS单元可以是UV(紫外线)可擦或电可擦的。可编程阵列110耦合至读出放大器120的一个阵列。读出放大器120读取每个被选出单元的内容并且传递信息至固定OR门阵列130。固定OR门阵列130耦合至输出逻辑电路140。输出逻辑电路140通常是计时有序(clocked sequential)电路用以不锁存(latch out)输出。这种类型的PLD在本领域中是公知的，并且称为可编程阵列逻辑(PAL)。
PAL 100A的读出放大器120消耗相当大的功率。当PLD 100A处于备用模式时，读出放大器120必须处于接通(ON)状态从而当PLD 100A处于通电状态时，它们能够读取被选出单元的内容。在此备用模式中，读取放大器消耗数百毫安。此外，现有技术PLD 100A必须经过数个不同的级(诸如可编程阵列110、读出放大器阵列120、固定OR门阵列130以及逻辑输出电路130)以完成操作。这种类型的结构的速度是较慢的。
另一种的类型的PLD是示于图1B的可编程逻辑阵列(PLA)。PLA 100B具有可编程阵列110B、第一读出放大器阵列120B、可编程OR阵列130B、第二读出放大器阵列(未示出)，以从可编程OR阵列130B和输出逻辑电路150B读取信息。PLA 100B比较灵活但速度较慢并且比PAL 100A消耗更多的功率。
在可编程阵列中的导电单元的数目决定了每个PLD的速度和功耗。每个PLD的速度取决于读出放大器读取的单元的数目。
速度也取决于PLD的结构：可编程阵列越大，速度就越慢。
通常，在备用模式中，一PLD消耗大约100mA的电流以设定为下一个动作准备的PLD芯片。需要减少此功耗，因为它缩短了PLD使用的电池产品的寿命。此外，读出放大器在正常运行中消耗相当大的数量的功率。又，噪声尖峰(spike)时常使得PLD读取不正确的值至其输出逻辑电路。因此，需要改进PLD结构中的功耗、速度和抗噪声度(noise immunity)。
在现有技术中曾经作出许多努力以改进PLD中的这些性能因素。第5,568,066号美国专利公开了一种包括读出放大器和OR门的高密度可编程逻辑器件(PLD)，用以提高速度，减少晶体管的数目并提供可选择的功率切断模式。为了达到这些特征，美国专利第5,568,066号使用在数据路径中包括单个共射-共基放大器(cascode)的读出放大器，用以将乘积项连至OR门。OR门使用了其后跟着通过门(pass gate)的多个源极跟随器晶体管，用以提供逻辑分配，以使读出放大器输出缩减0至5伏CMOS干线(rails)以提高开关速度同时减少晶体管数目。放大倒相器[它通常设置在读出放大器中，以提供CMOS干线-干线(rail-to-rail)切换并且将需要复杂反馈为在宏单元(macrocell)对宏单元的基础上提供功率减少]朝前移入OR输出电路中。在逐个宏单元的基础上的功率下降是由在输出电路中有选择地定出放大倒相器的尺度提供的。第5,568,066号美国专利给出了减少晶体管的数目以及无需反馈机制而降低干线-干线电压摆动的方法。
第5,734,275号美国专利公开了一种具有改进的读出放大器的可编程逻辑器件(PLD)。该读出放大器包含一个耦合在读出放大器输出和虚拟接地之间的共射-共基晶体管对。还可以向读出放大器提供削波和电流通道晶体管以改善其噪声性能。削波晶体管有助于确保任何正向噪声尖峰不会对输入线的准确的触发阈值产生有害的影响。电流通道晶体管有助于防止由连至位线的单元的显著的导电性造成的位缺失或瓦解(collapse)。削波和电流通道的组合提供相当窄的位线电压的电压范围，导致快恢复和高速读出。使用额外的电流源归因于通过共射-共基耦合的晶体管对的放大晶体管的额外电流。额外的电流汇(sink)晶体管有助于把电流从放大晶体管引向接地点。只有当位线为高电平时才使用额外的电流源和电流汇。然而，第5,734,275号美国专利给出了通过提供窄的位线电压的电压范围来改善读出放大器读出速度的方法。在第5,734,275号美国专利中描述的电路的噪声性能通过削去正向噪声以避免误触发读出放大器的方法来得到改善。
在第5,532,623号美国专利中公开了解决PLD中的功率消耗和速度的另外一种尝试。在该专利中，读出放大器包括一个下拉器件和一个上拉器件，该下拉器件包含一个在结构上与正在被读出的PLD单元相同的参考单元，连接的该上拉器件用以形成电流镜像，它使得上拉器件的饱和电流为零或大于通过被读出的单元的电流。下拉器件具有饱和电流，它跟踪通过被读出的单元电流，通过上拉器件的饱和电流超过通过下拉器件的电流，因而上拉了输出节点。当没有电流通过被读出的单元时，没有电流流经上拉器件，下拉器件下拉输出节点。结果，读出放大器呈现出一个可变的脱扣点，它跟踪在器件制造过程中、温度和电源电压的改变造成的变化。在读出放大器中的参考单元只在读出时有电流流过，因此它不消耗备用状态功率。在第｀630号美国专利中使用参考单元以及上拉、下拉器件来限制流入读出放大器的电流，从而把备用状态的功耗降低至零。
本发明的目的是提供一种改进的PLD结构，它的总功耗低、速度高以及抗噪声度好。
发明内容
上述目标已经在一种高速可编程逻辑器件(PLD)结构中实现，该结构完全用CMOS元件来实现，CMOS元件安排成在备用模式中不消耗功率。按照本发明的一个实施例，PLD包括构成一个可编程阵列的多个可编程逻辑器件(PLD)单位单元。每个PLD单位单元是可编程阵列的一个基本的积木式部件。可以从一个PLD单位单元来实现任何的M×N可编程OR阵列或AND阵列。每个PLD单位单元把一个单位存储器单元和一个读出放大器组合在一起，从而PLD不必如现有技术的PLD那样穿过被选出的单元并读取它们进入读出电路。
本发明的每个PLD单位单元包括一个可设置的锁存器、一个可编程单元装置、一个输出逻辑门以及一个耦合在可编程单元装置和输出逻辑门之间用于向其提供正反馈的信号通路装置。该装置还包括一个OR门阵列和一个输出顺序电路。较佳的是，可编程AND阵列的每一列是一个位×44单元，其输出耦合至OR门阵列。OR门阵列耦合至用于PLD输出的输出逻辑电路。每个位×44单元门还由两个位×16单元以及一个位×12单元组成。每个位×16单元还包括四个位×4单元，而每个位×12单元包括三个位×4单元。一个位×4单元包括四个PLD单位单元。OR门阵列可以是固定的或是可编程的。
附图说明
图1A是现有技术的使用固定OR门阵列的可编程逻辑器件的电示意图。
图1B是现有技术的使用可编程OR门阵列的可编程逻辑器件的电示意图。
图2是按照本发明的使用PLD单位单元的132×44个可编程逻辑单元的电示意图。
图3是按照本发明的一种可编程逻辑装置(PLD)单位单元的电示意图。
图4是包括四个图3的单位逻辑单元的一位×4逻辑单元的电示意图。
图5是包括四个图4的位×4逻辑单元的一位×16逻辑单元的电示意图。
图6是包括两个图5的两个一位×16逻辑单元和一个一位×12逻辑单元的一阵列列的一位×44逻辑单元的电示意图。
图7是按照本发明的使用图3的逻辑单元的44×132PLD的电示意图。
具体实施方式
参看图2，通过使用PLD单位单元作为基本的积木式部件来构造可编程阵列的方式以实现一种新的PLD结构200。如同任何现有技术的PLD那样，该PLD 200具有可编程阵列210、OR门阵列220以及输出逻辑电路230。然而，PLD 200的可编程阵列210是通过使用多个PLD单位单元300而构成的。后面将详细描述PLD单位单元300。在较佳实施例中，PLD 200具有44行以及132列。
在图2中，每个PLD一位单元300由位于每行202和每列204交点处的一个方块来表示。在PLD器件中的元件300的行与列的总数是设计选择的事，并且可以按照用户的需要而变化。在图2中的PLD是一个例子，它的5808个单元安排在具有44行和132列的阵列210中。每列204可以用一个44×1单元来构造。一个44×1单元由两个16×1单元和一个12×1单元组成。每个16×1单元具有四个4×1单元而每个12×1单元具有三个4×1单元。每个4×1单元包括四个单个的PLD单位单元300。于是，按照本发明，整个可编程阵列210可以用多个PLD单位单元300来实现。
参看图3，按照本发明，单位可编程逻辑器件(PLD)单元300是可编程逻辑器件PLD 200的基本的积木式部件。在图2中，每个PLD单位单元300用一个方块300来表示。PLD一位单元300完全由CMOS器件构成，其作用是存储器阵列中的一个寻址交点。PLD单位单元300完全由工作在截止区或饱和区的CMOS晶体管组成；因此，它实质上消耗零直流电流。此外，在PLD单位单元300中的内部正反馈改善了PLD单位单元300的抗噪声度和速度。
每个PLD单位单元300包括可设置的锁存器320、可编程单元330、信号通路装置360以及输出门350。
在较佳实施例中，PLD单位单元300还包括逻辑电路340用于检验阵列内容。PLD单位单元300具有四个输入端子：输入IN 302、输入端子IT 310、基准电压Vref、可编程字线PWL 306；两个IN/OUT端子：可编程列PCOL 308和电压列VCOL 312；以及一个输出端子(OUT)352。还有，在较佳实施例中，可设定锁存器230是读出放大器而可编程单元330是闪存单元。
读出放大器锁存器320包括一个差分对，该差分对包括耦合至第二P沟道CMOS晶体管322的第一P沟道CMOS晶体管321。晶体管321的漏极耦合至第二晶体管322的漏极以及电源供给Vdd 323。CMOS晶体管电路的Vdd的典型值是5伏。第一晶体管321的源极耦合至第二晶体管322的源极以及信号通路装置360。在示于图2的本发明的较佳实施例中，信号通路装置是具有输入端子360A和输出端子360B的CMOS倒相器360。第一P沟道CMOS晶体管321的栅极构成PLD单位单元300的输入端口IN 302，而第二晶体管322的栅极耦合至倒相器360的输出端子360B，在倒相器360的输入和输出之间形成正反馈回路，以改善PLD单位单元300的抗噪声度和速度。在示于图3的较佳实施例中，用于检验阵列内容的装置是一个N沟道CMOS晶体管340，其栅极耦合至倒相器360的输出端子360B和P沟道CMOS晶体管322的栅极。晶体管340的漏极构成VCOL输入312。
闪存单元装置330包括第一N沟道CMOS晶体管331、浮栅晶体管332以及第二N沟道CMOS晶体管333，所有这些晶体管串联耦合。晶体管331的栅极耦合至P沟道MOS晶体管321的栅极以及IN端子302；晶体管331的漏极耦合至晶体管321的源极以及信号通路装置360的输入端子360A。晶体管331的源极耦合至浮栅晶体管332的漏极，而晶体管332的栅极耦合至Vref输入304。晶体管332的源极耦合至晶体管333的漏极，晶体管333的栅极耦合至PWL输入306而其源极端子耦合至PCOL输入308。
在示于图3的较佳实施例中，输出门350是CMOS NAND门，它具有两个输入端子，其中一个是IT端子310而另一个端子耦合至倒相器360的输出360B。
再参看图3，IN端子302控制着PLD单位单元300是在读模式还是写模式。当在IN端子302上的输入是逻辑低电平(LOW)或OFF(截止)，则PLD单位单元300是在写模式。当IN端子是OFF时，晶体管321接通(ON)而晶体管331截止(OFF)。浮栅晶体管332的漏极是浮动的。闪存单元装置330与信号通路装置360或CMOS倒相器360的输入端子360A断开。结果，倒相器360的输入端子360A是HIGH而其输出端子360B是LOW。因此，不管输入端子(IT)310的状态如何，NAND门350的输出352总是HIGH。通过由CMOS倒相器360的输出端子360B和第二P沟道CMOS晶体管322的源极形成的正反馈回路，第二上拉(pull-up)P沟道CMOS 322把输入端子360A的电压非常迅速地拉高至超过阈值电压Vdd/2。于是，正反馈回路改善了PLD单位单元300的速度以及抗噪声度。
当晶体管331与倒相器360的输入端子360A以及闪存单元装置330断开时，可编程字线(PWL)端子306和可编程列(PCOL)端子308都被设定至诸如Vdd的HIGH电压电平，以选中这个PLD单位单元300。被选中的PLD单位单元300用图2中PLD 200的一条字线和一条位线的交点处的方块204来表示。取决于Vref304和PWL 306的值，浮栅晶体管332或是被编程或是被擦除。当浮栅晶体管332被编程时，把晶体管306的PWL端子306设定到诸如Vddp的电压，这样在浮栅晶体管332的Vref、漏极和源极之间的电压差使得其沟道热电子注入其浮栅，把闪存单元304的阈值电压Vt向外偏移，因而它更难导通。这样，闪存单元装置330存储一个逻辑“0”。为了进行擦除，PWL端子306被设定到诸如VddE的另一个电压，这样浮栅晶体管332的源极、栅极和漏极之间的电压差造成了跨过其隧道氧化物层的薄层的电场。此电场把电子有效地从浮栅拉出来，把正常的阈值VT返还闪存单元304。因此，更容易使浮栅晶体管332导通。这样，闪存单元330存储一个逻辑“1”。这种通过把热电子注入闪存单元的浮栅进行编程和擦除的方法称之为本领域中公知的Fowler-Nordheims隧道效应。为了对浮栅晶体管332编程或擦除而在浮栅晶体管的漏极、栅极和源极之间的特定电压差取决于单元的设计要求以及制造商。
当IN端子302是LOW时，意味着PLD单位单元300处于写模式，其输出端子360B是LOW。这使得N沟道CMOS晶体管340处于截止状态，因而VCOL端子312处于零电平。在此情形中，P沟道差分对321和322都是HIGH，非常迅速地把CMOS倒相器360的输入端子360A的电平拉高到超过CMOS器件的阈值电压Vdd/2。因此，不希望有的噪声尖峰不能影响PLD单位单元300的逻辑。
另一方面，当IN端子302是HIGH或逻辑“1”时，P沟道CMOS晶体管差分对321和322截止，而N沟道CMOS晶体管331导通。这代表读模式。此时，PWL308被设定至读电压VddR从而浮栅晶体管332的漏极、栅极或Vref以及源极之间的电压差使得浮栅读出电信息。读出放大器锁存器320读出浮栅晶体管332的内容并进入信号通路装置360。
输入端(IT)310用来设定PLD单位单元300的端子。当IT 310是LOW或逻辑“0”时，输出NAND门的输出352总是HIGH或逻辑“1”。于是，如果NAND门的输出352是到其后级AND门的多个输入之一，则此HIGH输入对此AND门的输出没有影响。另一方面，如果IT 302是HIGH或逻辑“1”，则NAND门350是倒相器。于是，当IT被设定至HIGH，NAND门350把倒相器360的输出倒相。这反映出在NAND门350的输出端子处的浮栅晶体管332的正确的编程状态。另一方面，当PWL端子306被设定至读电压，则晶体管304的阈值电压VT低，因而闪存单元330容易导通。结果，NAND门350的输出端子是HIGH。因此，IT端子把PLD单位单元300处于备用模式设定为逻辑“0”而把处于活动模式设定为逻辑“1”。
检验阵列内容的VCOL装置是漏极开路的晶体管340。此晶体管340的工作如同一个开关。当闪存单元330的内容是HIGH时，倒相器360的输出是LOW，而晶体管340截止，VCOL读得LOW；当闪存单元330的内容是LOW时，倒相器360的输出是HIGH，而晶体管340导通，于是VCOL读得HIGH。于是，晶体管340检验闪存单元装置的编程电压VT。当VT是HIGH或闪存单元330处于LOW状态时，倒相器360的输出端子360B是HIGH，因而VCOL是HIGH。另一方面，当VT是LOW或闪存单元330处于HIGH状态时，倒相器360的输出端子360B是LOW，因而VCOL读得的是LOW。
在下面的表1中总结了PLD单位单元300的工作(注意：表中“x”指的是“无关”值)。
                                表1
 IN302  IT310  PWL306   Vref304   PCOL308  VCOL312   闪存单元装置330 输出352
 x  0  x   x   x  x   x HIGH(备用)
 0  HIGH  VddP   Vref   VddP  HIGH   编程 HIGH
 0  HIGH  VddE   Vref   VddE  LOW   擦除 HIGH
 HIGH  HIGH  VddP   Vref   VddP  HIGH   编程 读Low
 HIGH  HIGH  VddE   Vref   VddE  LOW   擦除 读High
在表1的第一行中，当IT 310端子为零时，不管其他端子的值如何，NAND门的输出总是“1”。因此，表中的其他端子处于“x”或“无关”状态，而输出总是HIGH。PLD单位单元300处于备用状态。
在表1的第二行和第三行中，当IN 302是LOW或逻辑“1”而当IT端子是HIGH时，NAND门350是一个倒相器，PLD单位单元300处于写模式。在写模式中，PLD单位单元可以被编程或擦除。
当IN端子302为零时，不管其他端子的值如何，NAND门350的输出端子总是“1”。PLD单位单元300处于写模式。在第二行中，当PWL端子306是HIGH时，选择字线或行。当选中特殊的PCOL 308时，该特殊的单元被选中和编程。在两种情形中，因为在编程后之闪存单元330的阈值电压VT是HIGH，因此VCOL312是HIGH。特定的电压值Vref、Vdd和VddP中的每个值取决于单元类型的特殊设计和制造商。
表1的第三行代表了当闪存单元330处于写/擦除模式这样一种情形。PCOL端子308和PWL 306被设定为诸如VddE的不同的HIGH电压，例如VddE，因此在浮栅晶体管332的漏极、栅极和源极之间的不同的电压引起单元被擦除。浮栅晶体管332是一个安排成共射-共基放大器的晶体管，其栅极固定于Vref，源极是输入电压，而漏极是输出。取决于PWL、PCOL的电压，源极将具有不同的电压。
在表1的第四及第五行中，当IN端子302是HIGH并且当IT端子310是HIGH时，PLD单位单元300处于读模式：输出352读出HIGH单元装置330是被编程还是被擦除。PLD单位单元300读出闪存单元装置100的内容。PWL、PCOL端子被设定至VddP。PWL端子306和PCOL端子308被设定至VddE。因此，VCOL端子312是HIGH而输出352是LOW。第五行，PLD单位单元300处于读/擦除模式。因此，OUT 352是HIGH而VCOL是LOW。
参看图4，每个上面描述的PLD单位单元300用一个方框来表示，它具有四个输入端子Vref、PWL、IT、IN，两个I/O端子PCOL、VCOL，和一个输出端子OUT。每个方框代表一位，一个交点，或在图2中的一个圆300表示的一个存储器单元。把四个PLD单位单元300方框连接起来，形成一个PLD位×4单元400。在图2中，PLD位×4单元400用任何从0到3、4到7、等四个方块或四个交点来表示。一个位×4单元400的作用如同有四个输入的AND门，并且由四个PLD单位单元402、404、406和408组成。每个PLD一位或单位单元的作用如在上面的图2中所述。在bit-by-4单元400中的所有的PCOL和VCOL端子耦合在一起。这样，一个位×4单元400代表一列中的4位。当PCOL是HIGH时，在该列中的所有的位被选择，并且取决于在每个PLD位中的PWL端子的值，能够在这些四位的任何一个当中选出一个特定的单元。例如，如果PCOL是HIGH并且单位单元402的PWL端子是HIGH，于是选出顶上的单元。在第三位的PWL端子是HIGH的情形中，则选出第三位406。四个盒子402、404、406和408的输出端子耦合至4输入NAND门410。NAND门410的输出耦合至倒相器412的输入。
如上所述，当在一个位×4单元400中的任何PLD位是逻辑LOW时，至NAND门450的相应的输入总是HIGH。HIGH输入不会影响NAND门410的输出。于是，该位是处于备用状态。当IT端子触发至逻辑HIGH时，NAND门450变成一个倒相器。当PLD位402到408中的任何一个IN端子是LOW时，PLD单位单元300处于编程模式。在此模式中，闪存单元装置430被编程或被擦除。但当任何一个IN端子切换至HIGH时，PLD单位单元300处于读模式。PLD位的所有的电路元件是CMOS上拉或下拉晶体管。于是，PLD单位单元402至408不消耗任何直流电流，因为CMOS晶体管只在激活区消耗电流。换句话说，位×4单元300不消耗任何功率，因为单元402到408中的每个单元都不消耗任何直流功率。还有，在每个PLD位402到408的内建正反馈改善了PLD位×4逻辑单元400的速度和抗噪声度。在逻辑单元中的Vdd/2至零的干线-干线电压显著地降低了功率消耗。
位×4逻辑单元400从NAND门410到倒相器412的工作是不需加以说明并且在本领域中是公知的。例如，如果NAND门的任何一个输入是LOW，则NAND门410的输出是HIGH或“1”。倒相器412的输出是零。只有当至NAND门410的所有四个位输入都是HIGH时，倒相器412的输出才成为HIGH.
参看图5，构造了一个位×16逻辑单元500，其工作与上述的位×4逻辑单元400相类似。该位×16单元500包含四个位×4单元400、耦合至倒相器512的NAND门510。因为位×16单元500是从基本的积木式部件单位逻辑单元300构造的，它具有与PLD单位单元300和位×4单元400相同的电气和噪声特征。因此，位×16单元500也具有高速和高抗噪声度，并且消耗零直流功率。
在有关的领域中，PLD单位单元300可以作为基本的积木式组件来构造任何有限尺度N的可编程存储器阵列，这里N是大于1的整数。这个用多个PLD单位单元300实施的可编程存储器阵列称为一位×N。在较佳实施例中，N被选为44。而这个位×44的实施方法如下。
在图6中，一位×44单元600由两个位×16逻辑单元602和603、一位×12逻辑单元606、一个NAND门608和一个倒相器610构成。该两位×16逻辑单元的构造如图5所示，而一位×12逻辑单元用三个位×4逻辑单元400以与位×4、位×16相同的方式构造，而位×44由PLD单位单元构成。
参看图7，PLD结构700具有一个可编程AND门阵列730、一个固定OR门阵列740和多个输出逻辑电路750。可编程AND门阵列730用如图3所描述的多个PLD一位单元300来构造。
可编程阵列730按行720和列710来安排。在较佳实施例中，PLD结构具有44行和132列。每个列710是一个如图6所示的44×1单元。每列710包含两个16×1单元704和一个12×1单元706。PLD 700具有132个这样的列。换句话说，每一行720包含132个16×1单元。列710和行720的交点是一个单元。由驱动PWL和PCOL至HIGH来选中一个单元。当PWL是HIGH时，选中整行720。但是当PCOL为HIGH时，只有一个特殊的单元被选中，该单元是由被选行和被选列的交点产生的。可编程阵列730不限于用在PLD 700中，而也能用来构造存储器器件，诸如随机存取存储器(RAM)。
在可编程OR门阵列用于PLD结构700的情形下，可编程OR阵列可以用与在上面和图7中描述的可编程AND阵列相同的方式来实施。
使用PLD单位单元构造的PLD 700可导致PLD快速、消耗零直流功率以及具有良好的抗噪声度特性。

Claims (31)

1.一种可编程逻辑器件(PLD)一位单元，其特征在于该PLD一位单元包括：
用于存储单位的可编程单元装置，它具有多个端子；
电耦合至可编程单元装置的可设定锁存器，用于把来自可编程单元装置的一位锁存入其中；
耦合至可设定锁存器的输出逻辑门；以及
信号通路装置，用于在可设定锁存器和可编程单元装置之间提供正反馈，把所述信号通路装置电耦合在可编程单元装置和输出逻辑门之间。
2.如权利要求1所述的PLD一位单元，其特征在于该PLD一位单元还包括电耦合至可设定锁存器的检验装置，用于检验可编程单元装置的内容。
3.如权利要求1所述的PLD一位单元，其特征在于该可设定锁存器是读出放大器锁存器。
4.如权利要求3所述的PLD一位单元，其特征在于该读出放大器锁存器还包括平行耦合至第二P沟道MOS晶体管的第一P沟道MOS晶体管，其中第一P沟道MOS晶体管的漏极耦合至第二P沟道MOS晶体管的漏极和电源供给Vdd，第一P沟道CMOS晶体管的源极耦合至第二P沟道MOS晶体管的源极和信号通路装置，第一P沟道MOS晶体管的栅极形成输入(IN)端子，以及第二P沟道MOS晶体管的栅极耦合至检验装置和信号通路装置。
5.如权利要求2所述的PLD一位单元，其特征在于该检验装置包括第三N沟道MOS晶体管，该晶体管具有耦合至信号通路的栅极、耦合至检验列(VCOL)端子的漏极和耦合至电气接地的源极。
6.如权利要求1所述的PLD一位单元，其特征在于该可编程单元装置是闪存单元。
7.如权利要求6所述的PLD一位单元，其特征在于该多个端子包括可编程字线(PWL)端子和可编程列(PCOL)端子。
8.如权利要求7所述的PLD一位单元，其特征在于该可编程闪存单元装置还包括第一N沟道NMOS晶体管、浮栅晶体管和第二N沟道MOS晶体管，其中：
第一N沟道MOS晶体管的栅极耦合至IN端子和可设定锁存器，第一N沟道MOS晶体管的漏极耦合至可设定锁存器；
浮栅结构的漏极耦合至第一N沟道MOS晶体管的源极，浮栅晶体管的栅极耦合至Vref端子；以及
第二N沟道MOS晶体管的漏极耦合至浮栅晶体管的源极，第二N沟道MOS晶体管的栅极耦合至PWL端子，而源极耦合至PCOL端子。
9.如权利要求1所述的PLD一位单元，其特征在于该输出逻辑门是具有第一输入端子、第二输入端子和输出端子的NAND门，并且第一输入端子耦合至IT端子，第二输入端子耦合至信号通路装置，而输出端子构成PLD一位单元的输出端子。
10.如权利要求9所述的PLD一位单元，其特征在于该信号通路装置是具有输入端子和输出端子的CMOS倒相器，其中输入端子耦合至可编程单元装置和可设定锁存器以提供从单元装置到输出逻辑电路的通路，而倒相器的输出端子耦合至输出逻辑电路的第二输入端子并在倒相器的输出和可设定锁存器之间形成正反馈。
11.一种可编程逻辑器件(PLD)，其特征在于该可编程逻辑器件包括：
a)构成可编程阵列的多个PLD一位单元装置，其中每个PLD一位单元包括：
i)用于存储一位的可编程闪存单元，所述可编程闪存单元具有可编程字线(PWL)和可编程列(PCOL)端子；
ii)读出放大器锁存器，它具有输入端子(IN)并且电耦合至可编程闪存单元装置，以把来自闪存单元的电信息放大和锁存入读出放大器锁存器中；
iii)检验装置，它具有电压列(VCOL)端子并且电耦合至读出放大器锁存器以检验闪存单元装置的内容，输出逻辑门耦合之读出放大器锁存器；
iv)具有输出(OUT)端和输入端(IT)端子并且耦合至读出放大器的输出逻辑门；
v)用于提供在锁存器读出放大器和闪存单元装置之间提供正反馈信号的通路装置，所述信号通路装置电耦合在闪存单元装置和输出逻辑门之间；以及
b)具有多个输入端子和输出端子的OR门阵列，其中输入端子耦合至可编程阵列；以及
c)具有耦合至OR门阵列的输入端子的输入端子的输出逻辑电路。
12.如权利要求11所述的PLD，其特征在于该读出放大器寄存器还包括平行耦合至第二P沟道MOS晶体管的第一P沟道MOS晶体管，其中第一P沟道MOS晶体管的漏极耦合至第二P沟道MOS晶体管的漏极和电源供给Vdd，第一P沟道CMOS晶体管的源极耦合至第二P沟道MOS晶体管的源极和信号通路装置，第一P沟道MOS晶体管的栅极形成输入(IN)端子，以及第二P沟道MOS晶体管的栅极耦合至检验装置和信号通路装置。
13.如权利要求11所述的PLD，其特征在于该可编程闪存单元装置还包括第一N沟道NMOS晶体管、浮栅晶体管和第二N沟道MOS晶体管，其中：
第一N沟道MOS晶体管的栅极耦合至IN端子和读出放大器锁存器，第一N沟道MOS晶体管的漏极耦合至读出放大器锁存器；
浮栅结构的漏极耦合至第一N沟道MOS晶体管的源极，浮栅晶体管的栅极耦合至Vref端子；以及
第二N沟道MOS晶体管的漏极耦合至浮栅晶体管的源极，第二N沟道MOS晶体管的栅极耦合至PWL端子，而源极耦合至PCOL端子。
14.如权利要求11所述的PLD，其特征在于该检验装置包括第三N沟道MOS晶体管，该晶体管具有耦合至信号通路的栅极、耦合至VCOL的漏极和耦合至电气接地的源极。
15.如权利要求11所述的PLD，其特征在于该输出电路是具有第一输入端子、第二输入端子和输出端子的NAND门，并且第一输入端子耦合至IT端子，第二输入端子耦合至信号通路装置，而输出端子构成PLD一位单元的输出端子。
16.如权利要求11所述的PLD，其特征在于该信号通路装置是具有输入端子和输出端子的CMOS倒相器，其中输入端子耦合至闪存单元装置和读出放大器锁存器以提供从闪存单元装置到逻辑输出电路的通路，而倒相器的输出端子耦合至输出逻辑电路的第二输入端子并在倒相器的输出和读出放大器锁存器之间形成正反馈。
17.如权利要求11所述的PLD，其特征在于OR门阵列包括：
多个固定OR逻辑门，每个固定OR逻辑门包括输入端子和输出端子。
18.如权利要求11所述的PLD，其特征在于OR门阵列还包括可编程OR阵列。
19.如权利要求11所述的PLD，其特征在于可编程OR阵列包括多个PLD一位单元。
20.一种可编程存储器阵列，其特征在于该可编程存储器阵列包括多个行和列，其中一行和一列的交点形成一个存储器单元，并且每个列包括一个位×N单元，而N是大于1的整数。
21.如权利要求20所述的存储器阵列，其特征在于该位×N单元是位×44单元。
22.如权利要求20所述的可编程存储器阵列，其特征在于多个位×44单元包括第一位×16AND门、第二位×16AND门、位×12AND门、NAND门和倒相器；
其中第一位×16AND门、第二位×AND门、位×12AND门耦合在一起，并耦合至NAND门的输入端子，而NAND门的输出端子耦合至倒相器的输入。
23.如权利要求22所述的可编程存储器阵列，其特征在于该位×16AND门还包括第一位×4AND门、第二位×4AND门、第三位×4AND门、第四位×4AND门、NAND门和倒相器；其中所有的四个位×4AND门耦合在一起，并耦合至NAND门的输入端子，而NAND门的输出端子耦合至倒相器的输入。
24.如权利要求22所述的可编程存储器阵列，其特征在于位×12AND门还包括第一位×4AND门、第二位×4AND门、第三位×4AND门、NAND门和倒相器；其中所有的三个位×4AND门耦合在一起，并耦合至NAND门的输入端子，而NAND门的输出端子耦合至倒相器的输入。
25.如权利要求23所述的可编程存储器阵列，其特征在于位×4AND门还包括第一PLD一位单元、第二PLD一位单元、第三PLD一位单元、第四PLD一位单元、NAND门和倒相器；其中所有的PLD一位单元耦合在一起，并耦合至NAND门的输入端子，而NAND门的输出耦合至倒相器的输入端子。
26.如权利要求23所述的可编程存储器阵列，其特征在于PLD一位单元包括：
用于存储一位的可编程闪存单元，所述可编程闪存单元具有可编程字线(PWL)和可编程列(PCOL)端子；
读出放大器锁存器，它具有输入端(IT)端子并且电耦合至可编程闪存单元装置，以把来自闪存单元装置的一位放大和锁存入读出放大器锁存器中；
检验装置，它具有电压列(VCOL)端子并且电耦合至读出放大器锁存器用于检验闪存单元装置的内容；
具有输出(OUT)端子和输入端(IT)端子并且耦合至读出放大器锁存器的输出逻辑门；
用于提供在读出放大器锁存器和闪存单元装置之间提供正反馈的信号通路装置，所述信号通路装置电耦合在闪存单元装置和输出逻辑门之间。
27.如权利要求26所述的可编程存储器阵列，其特征在于其特征在于该读出放大器锁存器还包括平行耦合至第二P沟道MOS晶体管的第一P沟道MOS晶体管，其中第一P沟道MOS晶体管的漏极耦合至第二P沟道MOS晶体管的漏极和电源供给Vdd，第一P沟道CMOS晶体管的源极耦合至第二P沟道MOS晶体管的源极和信号通路装置，第一P沟道MOS晶体管的栅极形成输IN端子，以及第二P沟道MOS晶体管的栅极耦合至检验装置和信号通路装置。
28.如权利要求26所述的可编程存储器阵列，其特征在于该可编程闪存单元装置还包括第一N沟道NMOS晶体管、浮栅晶体管和第二N沟道MOS晶体管，其中：
第一N沟道MOS晶体管的栅极耦合至IN端子和读出放大器锁存器，第一N沟道MOS晶体管的漏极耦合至读出放大器锁存器；
浮栅结构的漏极耦合至第一N沟道MOS晶体管的源极，浮栅晶体管的栅极耦合至Vref端子；以及
第二N沟道MOS晶体管的漏极耦合至浮栅晶体管的源极，第二N沟道MOS晶体管的栅极耦合至PWL端子，而源极耦合至PCOL端子。
29.如权利要求22所述的可编程存储器阵列，其特征在于该检验装置包括第三N沟道MOS晶体管，该晶体管具有耦合至信号通路的栅极、耦合至VCOL端子的漏极和耦合至电气接地的源极。
30.如权利要求26所述的可编程存储器阵列，其特征在于该输出逻辑门是具有第一输入端子、第二输入端子和输出端子的NAND门，并且第一输入端子耦合至IT端子，第二输入端子耦合至信号通路装置，而输出端子构成PLD一位单元的输出端子。
31.如权利要求26所述的可编程存储器阵列，其特征在于该信号通路装置是具有输入端子和输出端子的CMOS倒相器，其中输入端子耦合至闪存单元装置和读出放大器锁存器以提供从闪存单元装置到输出逻辑电路的通路，而倒相器的输出端子耦合至输出逻辑电路的第二输入端子并在倒相器的输出和读出放大器锁存器之间形成正反馈。
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