KR20050049499A - 고속의 제로 ｄｃ 전력 프로그램 가능한 논리 장치(ｐｌｄ)아키텍쳐 - Google Patents

고속의 제로 ｄｃ 전력 프로그램 가능한 논리 장치(ｐｌｄ)아키텍쳐 Download PDF

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제임스 이 페인
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Abstract

프로그램 가능한 논리 장치(PLD) 아키텍쳐는 다수의 PLD 단일-비트 논리 셀들을 포함한다(도 3). 각 단일-비트 논리 셀은, 프로그램 가능한 셀 유닛(330-333), 설정 가능한 래치(320-323), 신호 경로 수단(360A, 360B), 및 출력 논리 게이트(350)를 포함하는 모든 CMOS 논리 장치들로 구성된다. 신호-경로 수단은 셀 유닛, 설정 가능한 래치, 및 출력 논리 게이트에 연결되어 양의 피드백 루프를 생성함으로써 속도 및 잡음 내성을 개선시킨다. 각 단일 비트 논리 게이트는 어드레싱(addressing)을 위해 행 및 열로 배열되는 비트라인(vcol, pcol) 및 워드라인(pwd)의 어레이, OR 게이트들의 어레이(740), 및 다수의 출력 논리 회로들(750)를 포함하는 모듈러 저 전력 소모, 고속, 제로 DC 전류, 고 잡음 내성의 프로그램 가능한 논리 장치(PLD)를 위한 기본 형성 블록(402-408)이다.

Description

고속의 제로 ＤＣ 전력 프로그램 가능한 논리 장치(ＰＬＤ) 아키텍쳐{HIGH SPEED ZERO DC POWER PROGRAMMABLE LOGIC DEVICE(PLD) ARCHITECTURE}
본 발명은 광범위하게는 프로그램 가능한 논리 장치(PLD), 보다 구체적으로는 고속의 제로 DC 전력 PLD 아키텍쳐에 관한 것이다.
프로그램 가능한 논리 장치(PLD)는 기술분야에서 공지되어 있으며 곱들의 합, 또는 합들의 곱의 형태로 복소 디지털 논리 함수를 수행하기 위해 널리 이용된다. 기본적으로 각 PLD는 프로그램 가능한 AND 게이트, 감지 회로, 고정 OR 게이트의 어레이, 및 출력 논리 회로들로 기능하는 메모리 어레이 또는 매트릭스를 포함한다. 고정 OR 게이트의 어레이는 또한 프로그램 가능한 OR 어레이일 수 있다. 행 및 열 디코더들이 데이터를 판독 및 기록할 특정 셀을 선택할 때, 감지 회로의 감지 증폭기는 그 선택된 셀 및 고정 OR 어레이 및 출력 논리 회로들로부터 정보를 판독하여 논리 함수를 수행한다. 이러한 것이 발생할 때, 그 선택되는 셀에 접속되는 프로그램 가능한 어레이의 비트라인들은 로우(low)로 풀(pull)되거나 고 임피던스를 갖는다. 감지 증폭기는 그 셀에 포함된 정보를 독출하고 이를 OR 게이트의 어레이 및 이후 출력 논리 회로에 PLD의 출력으로서 전달한다.
도 1a를 참조하면, 통상의 종래기술의 프로그램 가능한 논리 장치(PLD)(100A)는 행(102) 및 열(104)로 배열된 프로그램 가능한 어레이(110)를 포함한다. 각 행 및 열의 교차점은 셀(106)이고 1회용 퓨즈링크(fuselink) 방법 또는 플로팅-게이트 CMOS 중 어느 하나에 의해 프로그램된다. 플로팅-게이트 CMOS 셀들은 UV이거나 전기적으로 소거 가능할 수 있다. 프로그램 가능한 어레이(110)는 감지 증폭기(120)의 어레이에 연결된다. 감지 증폭기(120)는 선택된 셀 각각의 컨텐츠를 판독하고 그 정보를 고정 OR 게이트(130)의 에러이에 전달한다. 고정 OR 게이트(130)의 어레이는 출력 논리 회로(140)에 연결된다. 출력 논리 회로(140)들은 보통 그 출력들을 래치하기 위한 클록된 순차 회로들이다. 이러한 유형의 PLD는 기술분야에서 공지되어 있고 프로그램 가능한 어레이 논리(PAL)로 불린다.
PAL(100A)의 감지 증폭기(120)는 상당한 전력량을 소모한다. PLD(100A)가 대기 모드 상태에 있을 때, 감지 증폭기(120)는 PLD(100A)가 파워 업될 때 그 선택된 셀들의 컨텐츠를 판독할 수 있도록 온(ON) 상태에 있어야 한다. 이러한 대기 모드에서, 감지 증폭기들은 수백 밀리암페어를 얻는다. 또한, 종래기술의 PLD(100A)는 프로그램 가능한 어레이(110), 감지 증폭기 어레이(120), 고정 OR 게이트(130)의 어레이, 및 논리 출력 회로(130)와 같은 몇몇 상이한 스테이지들을 지나감으로써 그 연산을 완료해야 한다. 이러한 유형의 아키텍쳐는 다소 느리다.
또 다른 유형의 PLD는 도 1b에 도시되는 프로그램 가능한 어레이(PLA)이다. PLA(100B)는 프로그램 가능한 어레이(110B), 감지 증폭기들의 제1 어레이(120B), 프로그램 가능한 OR 게이트들의 어레이(108B), 프로그램 가능한 OR 어레이의 어레이(130B)로부터 정보를 판독하기 위한 감지 증폭기들의 제2 어레이(도시되지 않음), 및 출력 논리 회로들(150B)을 구비한다. PLA(100B)는 더 유연하지만 PAL(100A)보다 속도에 있어서는 더 느리고 더 많은 전력을 소모한다.
프로그램 가능한 어레이의 전도성 셀(conducting cell)의 수는 각 PLD의 속도 및 전력 소모를 결정한다. 각 PLD의 속도는 감지 증폭기가 판독하는 셀들의 수에 의존한다.
속도는 또한 PLD의 아키텍쳐에 의존한다: 프로그램 가능한 에러이가 더 커짐에 따라, 그 속도는 더 느려진다.
보통, 대기 모드에서, PLD는 PLD 칩이 다음 동작을 준비하도록 설정하는데 대략 100mA의 전류를 소모한다. 이는 PLD가 이용되는 제품의 배터리 수명을 단축시키기 때문에 이러한 전력 소모를 감소시킬 필요가 있다. 또한, 감지 증폭기는 통상 동작 동안 상당량의 전력을 소모한다. 추가적으로, 잡음 스파이크는 종종 PLD가 그 출력 논리 회로에 대해 부정확한 값을 판독하도록 한다. 그러므로 PLD 아키텍쳐에서 전력 소모, 속도, 및 잡음 내성을 개선시킬 필요가 있다.
종래기술에 있어서 PLD의 이러한 성능 인자들을 개선시키려는 많은 시도가 있었다. 미국특허 제5,568,066호는 속도를 증가시키고, 트랜지스터의 수를 감소시키며, 선택 가능한 파워-다운 모드를 제공하도록 구성되는 OR 게이트 및 감지 증폭기를 포함하는 고밀도 프로그램 가능한 논리 장치(PLD)를 개시한다. 이러한 특징들을 달성하기 위해, 미국특허 제5,568,066호는 데이터 경로의 단일 캐스코드(cascode) 증폭기를 포함하는 감지 증폭기를 이용하여, OR 게이트에 곱항(product term)을 접속한다. OR 게이트는 패스(pass) 게이트에 앞서 다수의 소스-팔로워(source-follower) 트랜지스터를 이용하여 감지 증폭기 출력이 0 볼트에서 5 볼트 CMOS 레일(rail)로 감소할 수 있도록 함으로써 스위칭 속도를 증가시키는 한편 트랜지스터 수를 감소시킨다. CMOS 레일 투 레일(rail-to-rail) 스위칭을 제공하기 위해 통상 감지 증폭기에서 제공되고 매크로셀별 단위로 파워 다운을 제공하는 복합 피드백(complex feedback)을 요구하는 증폭 인버터들은 OR 출력 회로들로 전진 이동된다. 매크로셀별 단위의 파워-다운은 출력 회로의 증폭 인버터들을 선택적으로 사이징함으로써 제공된다. 미국특허 제5,568,066호는 트랜지스터의 수의 감소 및 피드백 메커니즘이 없는 레일 투 레일 전압 스윙을 교시한다.
미국특허 제5,734,275호는 개선된 감지 증폭기를 구비하는 프로그램 가능한 논리 장치(PLD)를 개시한다. 감지 증폭기는 감지 증폭기 출력 및 가상 그라운드 사이에 연결되는 트랜지스터의 캐스코드 쌍을 포함한다. 클립핑 및 전류 채널링 트랜지스터에는 감지 증폭기가 또한 제공되어 그 잡음 성능을 개선시킬 수 있다. 클립핑 트랜지스터는 양으로 향하는 잡음 스파이크가 입력 라인의 정확한 임계(threshold) 트리거링 값에 악영향을 미치지 않는 것을 확실히 하는데 도움을 준다. 전류 채널링 트랜지스터는 비트라인에 연결되는 셀들의 상당한 전도성에 의해 유발되는 비트의 붕괴(collapse)를 방지하는데 도움을 준다. 클리핑 및 전류 채널링의 조합은 비트라인 전압의 상대적으로 좁은 전압 범위를 제공하며, 이는 빠른 복구 및 고속 감지를 초래한다. 트랜지스터들의 캐스코드 연결된 쌍의 증폭 트랜지스터를 통해 추가적인 전류를 전가(impute)하기 위해 추가적인 전류원이 이용된다. 추가적인 전류 싱크(sink) 트랜지스터는 전류를 증폭 트랜지스터로부터 그라운드 공급원으로 흐르게 하는데 도움을 준다. 비트라인이 높을 때만, 추가적인 전류원 및 전류 싱크가 이용될 것이다. 그러나, 미국특허 제5,734,275호는 비트라인 전압의 좁은 전압 범위를 제공함으로써 감지 증폭기의 개선된 감지 속도를 교시한다. 미국특허 제5,734,275호에서 설명되는 회로의 잡음 성능은 감지 증폭기를 잘못 트리거링하는 것을 회피하기 위해 양으로 향하는 잡음을 클리핑함으로써 개선된다.
PLD의 전력 소모 및 속도를 해결하기 위한 또 다른 시도는 미국특허 제5,532,623호에 개시된다. 이 특허에서, 감지 증폭기는 감지되고 있는 PLD 셀과 구조적으로 동일한 참조 셀을 포함하는 풀다운 장치와, 풀업 장치의 포화 전류가 0이거나 감지된 셀을 통한 전류보다 크게 되도록 하는 전류 미러를 형성하기 위해 연결되는 풀업 장치를 포함한다. 풀다운 장치는 감지된 셀을 통한 전류를 추적하는 포화 전류를 가지고, 풀업 장치를 통한 포화 전류는 풀다운 장치의 포화 전류를 초과하며, 출력 노드는 풀업된다. 감지된 셀을 통해 어떠한 전류도 흐르지 않을 때, 풀업 장치를 통해 어떠한 전류도 흐르지 않고, 풀다운 장치는 출력 노드를 풀다운한다. 결과적으로 감지 증폭기는 장치 제조 공정, 온도, 및 전원 전압에 있어서의 변화들에 의해 유발되는 변화들을 추적하는 가변 트립 포인트(trip point)를 나타낸다. 감지 증폭기의 참조 셀은 감지 동안에만 전류를 도전하고, 따라서 어떠한 대기 전력도 소모하지 않는다. 미국특허 제5,532,623호는 참조 셀 및 풀업, 풀다운 장치들을 이용하여 감지 증폭기로의 전류 흐름을 제한함으로써 대기 전력 소모를 0으로 감소시킨다.
본 발명의 목적은 낮은 전체 전력 소모, 고속, 및 양호한 잡음 내성을 갖는 개선된 PLD 아키텍쳐를 제공하는 것이다.
도 1a는 고정 OR 게이트의 어레이를 이용하는 종래기술의 프로그램 가능한 논리 장치의 전기 개략도.
도 1b는 프로그램 가능한 OR 게이트의 어레이를 이용하는 종래기술의 프로그램 가능한 논리 장치의 전기 개략도.
도 2는 본 발명에 따른 PLD 단일-비트 셀을 이용하는 132×44 프로그램 가능한 논리 장치의 전기 개략도.
도 3은 본 발명에 따른 프로그램 가능한 논리 장치(PLD) 단일-비트 셀의 전기 개략도.
도 4는 도 3의 4개의 단일-비트 논리 셀을 포함하는 비트×4 논리 셀의 전기 개략도.
도 5는 도 4의 4개의 비트×4 논리 셀을 포함하는 비트×16 논리 셀의 전기 개략도.
도 6은 도 5의 2개의 비트×16 논리 셀 및 하나의 비트×12 논리 셀을 포함하는 하나의 어레이 행의 비트×44 논리 셀의 전기 개략도.
도 7은 본 발명에 따른 도 3의 논리 셀들을 이용하는 44×132 PLD의 전기 개략도.
상기 목적들은 장치가 대기 모드에서 전력을 이용하지 않도록 배열되는 CMOS 컴포넌트들에서 전체적으로 구현되는 고속 프로그램 가능한 논리 장치에서 이루어졌다. 본 발명의 일실시예에 따라, PLD는 프로그램 가능한 어레이를 형성하는 다수의 프로그램 가능한 논리 장치(PLD) 단일-비트 셀들을 포함한다. 각 PLD 단일-비트 셀은 프로그램 가능한 에러이의 기본 형성 블록(basic building block)이다. PLD 단일-비트 셀로부터, 임의의 M×N 프로그램 가능한 OR 또는 AND 어레이가 구현될 수 있다. PLD가, 선택된 셀들을 가로질러서 이들을 종래기술의 PLD로서의 감지 회로 내에서 판독할 필요가 없도록 하기 위해, 각 PLD 단일-비트 셀은 단일-비트 메모리 셀 및 감지 증폭기를 함께 결합한다.
본 발명의 각 PLD 단일-비트 셀은 설정 가능한 래치, 프로그램 가능한 셀 유닛, 출력 논리 게이트와, 프로그램 가능한 셀 유닛 및 이에 양의 피드백을 제공하는 출력 논리 게이트 사이에 연결되는 신호-경로 수단을 포함한다. 장치는 또한 OR 게이트 및 출력 순차 회로들의 어레이를 포함한다. 바람직하게, 프로그램 가능한 AND 어레이의 각 행은 그 출력이 OR 게이트의 어레이에 연결되는 비트×44 셀(bit-by-44 cell)이다. OR 게이트의 어레이는 PLD의 출력을 위한 출력 논리 회로에 연결된다. 각 비트×44 셀 게이트는 또한 두개의 비트×16 셀 및 하나의 비트×12 셀로 구성된다. 각 비트×16 셀은 또한 4개의 비트×4 셀을 포함하고, 각 비트×12 셀은 3개의 비트×4 셀을 포함한다. 비트×4 셀은 4개의 PLD 단일 비트 셀을 포함한다. OR 게이트의 어레이는 고정 또는 프로그램 가능할 수 있다.
도 2를 참조하면, PLD 단일-비트 셀을 기본 형성 블록(basic building block)으로 이용함으로써 신규한 PLD 아키텍쳐(200)를 구현하여 프로그램 가능한 어레이를 형성한다. 임의의 종래기술의 PLD로서, PLD(200)는 프로그램 가능한 어레이(210), OR 게이트의 어레이(220), 및 출력 논리 회로(230)를 구비한다. 그러나, PLD(200)의 프로그램 가능한 어레이(210)는 다수의 PLD 단일-비트 셀(300)을 이용함으로써 구성된다. PLD 단일-비트 셀(300)의 설명은 후에 상세히 설명될 것이다. 바람직한 실시예에서, PLD(200)는 44개의 행 및 132개의 열을 갖는다.
도 2에서, 각 PLD 단일-비트 셀(300)은 각 행(202) 및 열(204) 사이의 교차점에서 정사각형으로 표현된다. PLD 장치의 셀(300)의 행 및 열의 전체 수는 설계 선택의 문제이며, 고객 필요에 따라 변할 수 있다. 도 2의 PLD는 44개의 행 및 132개의 열의 어레이(210)로 배열되는 5808개의 셀들을 갖는 것이 통상적이다. 각 열(204)은 44×1 셀로 구성될 수 있다. 44×1 셀은 두개의 16×1 셀 및 하나의 12×1 셀로 구성된다. 각 16×1 셀은 4개의 4×1 셀을 가지며 각 12×1 셀은 3개의 4×1 셀을 갖는다. 각 4×1 셀은 4개의 단일 PLD 단일-비트 셀(300)을 포함한다. 그러므로, 본 발명에 따라, 전체적인 프로그램 가능한 어레이(210)는 다수의 PLD 단일-비트 셀(300)에 의해 구현될 수 있다.
도 3을 참조하면, 단일-비트 프로그램 가능한 논리 장치(PLD) 셀(300)은 본 발명에 따른 프로그램 가능한 논리 장치(PLD)(200)의 기본 형성 블록(basic building block)이다. 각 PLD 단일-비트 셀(300)은 도 2에서 정사각형(300)으로 표현된다. PLD 단일-비트 셀(300)은 전체적으로 메모리 어레이의 어드레스된 교차점으로서의 함수들 및 CMOS 장치들로 구성된다. PLD 단일-비트 셀(300)은 전체적으로 컷오프 또는 포화 영역 중 어느 하나에서 동작하는 CMOS로 구성된다; 그러므로, 가상적으로 0의 DC 전류를 이끈다. 또한, PLD 단일-비트 셀(300) 내의 내부 양의 피드백은 잡음 내성 및 PLD 단일-비트 셀(300)의 속도를 개선한다.
각 PLD 단일-비트 셀(300)은 설정 가능한 래치(320), 프로그램 가능한 셀(330), 신호 경로 수단(360), 및 출력 게이트(350)를 포함한다.
바람직한 실시예에서, PLD 단일-비트 셀(300)은 또한 어레이 컨텐츠를 검증(verify)하기 위해, 논리 회로(340)를 포함한다. PLD 단일-비트 셀(300)은 4개의 입력 단자인 입력 IN(302), 입력-텀(term) IT(310), 전압 참조 Vref(304), 프로그래밍 워드 라인 PWL(306)과 2개의 IN/OUT 단자인 프로그래밍 열 PCOL(308) 및 전압 열 VCOL(312)과 출력 단자(OUT)(352)를 갖는다. 또한, 바람직한 실시예에서, 설정 가능한 래치(230)는 감지 증폭기이고 프로그램 가능한 셀(330)은 플래쉬 셀이다.
감지 증폭기 래치(320)는 제2 p-채널 CMOS 트랜지스터(322)에 연결되는 제1 p-채널 CMOS 트랜지스터(321)를 포함하는 차동 쌍을 포함한다. 트랜지스터(321)의 드레인은 제2 트랜지스터(322)의 드레인 및 전원 Vdd(323)에 연결된다. CMOS 트랜지스터 회로에 대한 Vdd의 통상적인 값은 5 볼트이다. 제1 트랜지스터(321)의 소스는 제2 트랜지스터(322)의 소스 및 신호-경로 수단(360)에 연결된다. 도 2에 도시되는 본 발명의 바람직한 실시예에서, 신호-경로 수단은 입력 단자(360A) 및 출력 단자(360B)를 가지는 CMOS 인버터(360)이다. 제1 p-채널 CMOS 트랜지스터(321)의 게이트는 PLD 단일-비트 셀(300)의 입력 포트 IN(302)를 형성하는 한편, 제2 트랜지스터(322)의 게이트는 인버터(360)의 출력 단자(360B)에 연결되어, 인버터(360)의 입력 및 출력 사이에 양의 피드백 루프를 형성함으로써 PLD 단일-비트 셀(300)의 잡음 내성 및 속도를 개선시킨다. 도 3에 도시되는 바람직한 실시예에서, 어레이 컨텐츠를 검증하는 수단은 N 채널 CMOS 트랜지스터(340)이며, 그 게이트는 인버터(360)의 출력 단자(360B) 및 p-채널 CMOS 트랜지스터(322)의 게이트에 연결된다. 트랜지스터(340)의 드레인은 VCOL 입력(312)을 형성한다.
플래쉬 셀 유닛(330)은 제1 N 채널 CMOS 트랜지스터(331), 플로팅 게이트 트랜지스터(332), 및 제2 N 채널 CMOS 트랜지스터(333)를 포함하며, 모두 직렬로 연결된다. 트랜지스터(331)의 게이트는 p-채널 MOS 트랜지스터(321)의 게이트 및 IN 단자(302)에 연결된다; 트랜지스터(331)의 드레인은 트랜지스터(321)의 소스 및 신호 경로 수단(360)의 입력 단자(360A)에 연결된다. 트랜지스터(331)의 소스는 플로팅 게이트 트랜지스터(332)의 드레인에 연결되는 한편, 트랜지스터(332)의 게이트는 Vref 입력(304)에 연결된다. 트랜지스터(332)의 소스는 트랜지스터(333)의 드레인에 연결되고, 트랜지스터(333)의 게이트는 PWL 입력(306)에 연결되며 그 소스 단자는 PCOL 입력(308)에 연결된다.
도 3에 도시되는 바람직한 실시예에서, 출력 게이트(350)는 2개의 입력 단자를 가지는 CMOS NAND 게이트이며, 이 중 하나는 IT 단자(310)이고 나머지 다른 하나는 인버터(360)의 출력(360B)에 연결된다.
다시 도 3을 참조하면, IN 단자(302)는 PLD 단일-비트 셀(300)이 판독 또는 기록 모드 중 어느 하나의 상태에 있는지를 제어한다. IN 단자(302)에 대한 입력이 논리 로우(LOW) 또는 오프(OFF) 상태일 때, PLD 단일-비트 셀(300)은 기록 모드 상태에 있다. IN 단자가 오프 상태일 때, 트랜지스터(321)는 온(ON)되고 트랜지스터(331)는 오프이다. 플로팅 게이트 트랜지스터(332)의 드레인은 플로팅 상태이다. 플래쉬 셀 유닛(330)은 신호-경로 수단(360)의 입력 단자(360A) 또는 CMOS 인버터(360)로부터 차단(cutoff)된다. 결과적으로, 인버터(360)의 입력 단자(360A)는 하이(HIGH)이고 그 출력 단자(360B)는 로우(LOW)이다. 그러므로, NAND 게이트(350)의 출력(352)은 입력 텀(IT)(310)의 상태에 관계없이 항상 하이이다. 제2 풀업 p-채널 CMOS(322)는 CMOS 인버터(360)의 출력 단자(360B) 및 제2 p-채널 CMOS 트랜지스터(322)의 소스에 의해 형성되는 양의 피드백 루프에 의해 입력 단자(360A)를 입계전압 Vdd/2 이상까지 매우 빠르게 끌어 올린다. 그러므로, 양의 피드백 루프는 PLD 단일 비트 셀(300)의 잡음 내성 뿐만 아니라 속도를 개선한다.
트랜지스터(331)가 인버터(360)의 입력 단자(360A) 및 플래쉬 셀 유닛(330)으로부터 차단되는 동안, 프로그래밍 워드 라인(PWL) 단자(360) 및 프로그래밍 열(PCOL) 단자(308) 양쪽을 Vdd와 같은 하이 전압 레벨로 설정하여 이러한 PLD 단일-비트 셀(300)을 선택한다. 선택된 PLD 단일-비트 셀은 도 2에 도시되는 PLD(200)의 비트라인 및 워드라인간의 교차점에서 정사각형으로 표현된다. Vref(304) 및 PWL(306)의 값에 따라, 플로팅 게이트 트랜지스터(332)는 프로그램되거나 지워진다. 플로팅 트랜지스터(332)가 프로그램될 때, 플로팅 게이트 트랜지스터(332)의 Vref, 드레인, 및 소스간의 전압 차등으로 인하여 채널 열 전자들이 플로팅 게이트에 주입되도록 하기 위해 트랜지스터(306)의 PWL 단자(306)는 VddP와 같은 전압으로 설정되며, 플래쉬 셀(304)의 임계 전압 Vt를 외부로(outward) 쉬프팅하고, 플로팅 게이트 트랜지스터(332)를 턴온하는 것을 더 어렵게 한다. 이러한 경우, 플래쉬 셀 유닛(330)은 논리 "0"를 저장한다. 지우기 위해, PWL 단자(306)는 VddE와 같은 다른 전압으로 설정되어, 플로팅 게이트 트랜지스터(332)의 소스, 게이트, 및 드레인으로부터의 전압 차등으로 인하여 터널 산화 층의 얇은 층 양단에 전기장이 생성되도록 한다. 이는 플로팅 게이트로부터의 전자들을 효과적으로 끌어와서, 플래쉬 셀(304)에 보통의 임계치 VT 임계치를 반환한다. 그러므로, 플로팅 게이트 트랜지스터(332)를 턴온하는 것이 더 쉬워진다. 이러한 경우, 플래쉬 셀(330)은 논리 "1"을 저장한다. 플래쉬 셀의 플로팅 게이트로 열 전자를 주입함으로써 플래쉬 셀을 프로그래밍하고 지우는 이러한 방법은 파울러-노르트하임스 터널링 효과(Fowler-Nordheims tunneling effect)로 불리며 기술분야에서 공지되어 있다. 플로팅 게이트 트랜지스터(332)를 프로그래밍하거나 지우기 위해 플로팅 게이트 트랜지스터의 드레인, 게이트, 및 소스간의 특정 전압차는 셀 및 제조사의 설계 요건에 따른다.
IN 단자(302)가 PLD 단일-비트 셀(300) 기록 모드 상태에 있음을 의미하는 로우일 때, 출력 단자(360B)는 로우이다. 이로 인하여 N 채널 CMOS 트랜지스터(340)는 차단(cutoff) 상태에 있게 되고 VCOL 단자(312)는 0이 된다. 이러한 상황에서, p-채널 차동 쌍(321 및 322)은 모두 하이이며, CMOS 인버터(360)의 입력 단자(360A)를 매우 빠르게 CMOS 장치의 임계 전압 Vdd/2 이상으로 끌어 당긴다. 그러므로 원하지 않는 잡음 스파이크가 PLD 단일-비트 셀(300)의 논리에 영향을 미칠 수 없다.
다른 한편, IN 단자(302)가 하이 또는 논리 "1"일 때, p-채널 CMOS 트랜지스터 차동 쌍(321 및 322)은 차단되고, N 채널 CMOS 트랜지스터(331)는 온이다. 이는 판독 모드를 나타낸다. 이 시점에서, PWL(308)은 판독 전압 VddR로 설정되어, 플로팅 게이트 트랜지스터(332)의 드레인, 게이트 또는 Vref, 및 소스간의 전압 차등으로 인하여 플로팅 게이트가 전기 정보를 독출할 수 있도록 한다. 감지 증폭기 래치(320)는 플로팅 게이트 트랜지스터(332)의 컨텐츠를 신호 경로 수단(360)으로 독출한다.
입력 텀(IT)(310)을 이용하여 PLD 단일-비트 셀(300)의 텀을 설정할 수 있다. IT(310)가 로우 또는 논리 "0"일 때, 출력 NAND 게이트(350)의 출력(352)은 항상 하이 또는 논리 "1"이다. 그러므로 NAND 게이트(350)의 출력(352)이 이후 스테이지 AND 게이트에 대한 다중 입력들 중 하나인 경우, 이러한 하이 입력은 이러한 AND 게이트의 출력에 영향을 미치지 않는다. 다른 한편으로, IT(302)가 하이 또는 논리 "1"인 경우, NAND 게이트(350)는 인버터이다. 그러므로, IT가 하이로 설정될 때, NAND 게이트(350)는 인버터(360)의 출력을 반전시킨다. 이는 NAND 게이트(350)의 출력 단자에서 플로팅 게이트 트랜지스터(332)의 정확한 프로그래밍된 상태를 반영한다. 다른 한편으로, PWL 단자(306)가 판독 전압으로 설정될 때, 트랜지스터(304)의 임계 전압 VT는 로우이고 플래쉬 셀(330)은 용이하게 턴온한다. 결과적으로, NAND 게이트(350)의 출력 단자는 하이이다. 그러므로, IT 단자는 PLD 단일-비트 셀(300)을 대기 모드에서는 논리 "0"으로 설정하고 활성 모드에서는 논리 "1"로 설정한다.
어레이 컨텐츠를 검증하는 수단인 VCOL은 개방 드레인 트랜지스터(340)이다. 이러한 트랜지스터(340)는 스위치로 동작한다. 플래쉬 셀 유닛(330)의 컨텐츠가 하이일 때, 인버터(360)의 출력은 로우이고, 트랜지스터(340)는 차단되며, VCOL은 로우(LOW)를 판독한다. 다른 한편으로, 플래쉬 셀 유닛(330)의 컨텐츠가 로우일 때, 인버터(360)의 출력은 하이이고, 트랜지스터(340)는 온이며, 따라서 VCOL은 하이(HIGH)를 판독한다. 그러므로, 트랜지스터(340)는 플래쉬 셀 유닛의 프로그래밍 전압 VT를 검증한다. VT가 하이이거나 플래쉬 셀(330)이 로우 상태일 때, 인버터(360)의 출력 단자(360B)는 하이이고, VCOL은 하이이다. 다른 한편으로, VT가 로우이거나 플래쉬 셀 유닛(330)이 하이일 때, 인버터(360)의 출력 단자(360B)는 로우이고, VCOL은 로우(LOW)를 판독한다.
PLD 단일-비트 셀(300)의 동작은 아래의 표 1에 요약된다: ("X"는 "don't care" 값임)
IN302 IT310 PWL306 Vref304 PCOL308 VCOL312 플래쉬 셀 유닛 330 OUT 352
X 0 X X X X X HIGH(대기)
0 HIGH VddP Vref VddP HIGH 프로그램됨 HIGH
0 HIGH VddE Vref VddE LOW 지워짐 HIGH
HIGH HIGH VddP Vref VddP HIGH 프로그램됨 Low 판독
HIGH HIGH VddE Vref VddE LOW 지워짐 High 판독
표 1의 제1 행에서, IT(310) 단자가 0일 때, NAND 게이트의 출력은 다른 단자들의 값에 관계없이 항상 "1"이다. 그러므로, 표의 다른 단자들은 "X" 또는 "don't care" 상태에 있고 출력은 항상 하이이다. PLD 단일-비트 셀(300)은 대기 모드 상태에 있다.
표 1의 제2 및 제3 행에서, IN(302)이 로우이거나 논리 "1"이고 IT 단자가 하이일 때, NAND 게이트(350)는 인버터이고, PLD 단일-비트 셀(300)은 기록 모드 상태에 있다. 기록 모드에서, PLD 단일-비트 셀은 프로그램되거나 지워질 수 있다.
IN 단자(302)가 0일 때, NAND 게이트(350)의 출력 단자는 다른 단자들의 값에 관계없이 항상 하이이다. PLD 단일-비트 셀(300)은 기록 모드 상태에 있다. 제2 행에서, PWL 단자(306)가 하이일 때, 워드라인 또는 행이 선택된다. 특정 PCOL(308)이 선택될 때, 그 특정 셀이 선택되고 프로그래밍된다. 양쪽 상황에서, 플래쉬 셀(330)의 임계 전압 VT는 프로그래밍 후 하이이므로 VCOL(312)는 하이이다. Vref, Vdd, 및 VddP의 특정 전압값 각각은 셀 유형 및 제조자의 특정 설계에 의존한다.
표 1의 제3 행은 플래쉬 셀(330)이 기록/지움 모드에 있는 상황을 나타낸다. PCOL 단자(308) 및 PWL(306)은 VddE와 같은 상이한 하이 전압으로 설정되어, 플로팅 게이트 트랜지스터(332)의 드레인, 게이트, 소스간의 차등 전압으로 인하여 그 셀이 지워지도록 한다. 플로팅 게이트 트랜지스터(332)는 그 게이트가 Vref에 고정되는 캐스코드 배열(cascode arragement)의 트랜지스터이며, 소스는 입력 전압이고, 드레인은 출력이다. PWL, PCOL의 전압에 따라 소스는 상이한 전압을 가질 것이다.
표 1의 제4 및 제5 행에서, IN 단자(302)가 하이이고 IT 단자(310)가 하이일 때, PLD 단일-비트 셀(300)은 판독 모드 상태에 있다: 출력(352)은 하이(HIGH) 셀 유닛(330)이 프로그래밍되었느지 지워졌는지 여부를 독출한다. PLD 단일-비트 셀(300)은 플래쉬 셀 유닛(100)의 컨텐츠를 독출한다. PWL PCOL 단자들은 VddP로 설정된다. PWL 단자(306) 및 PCOL 단자(308)는 VddE로 설정된다. 그러므로, VCOL 단자(312)는 하이이고 출력(352)은 로우이다. 제5 행인 PLD 단일-비트 셀(300)은 판독/지움 모드 상태에 있다. 그러므로 OUT(352)은 하이이고 VCOL은 로우이다.
도 4를 참조하면, 상술된 PLD 단일-비트 셀(300) 각각은 4개의 입력 단자인 Vref, PWL, IT, IN, 및 2개의 I/O 단자인 PCOL, VCOL 및 하나의 출력 단자 OUT를 갖는 블록으로 표현된다. 각 블록은 도 2에서 원(300)으로 표현되는 하나의 메모리, 하나의 교차점, 또는 하나의 비트를 나타낸다. 4개의 PLD 단일-비트 셀 블록은 PLD 비트×4(bit by four) 셀(400)을 형성하도록 연결된다. 도 2에서 PLD 비트×4(400)는 0-3, 4-7 등으로부터의 임의의 4개의 정사각형 또는 4개의 교차점으로 표현된다. 비트×4 셀(400)은 4개의 입력 AND 게이트와 유사하게 기능하고 4개의 PLD 단일-비트 셀(402, 404, 406, 및 408)을 포함한다. 각 PLD 단일-비트 셀은 도 2에서 상술된 바와 같이 기능한다. 비트×4 셀(400)의 모든 PCOL 및 VCOL 단자는 함께 연결되어 있다. 이처럼 비트×4 셀(400)은 하나의 열 내에 4개의 비트를 표현한다. PCOL이 하이일 때, 그 열의 모든 비트가 선택되고, 각 PLD 비트의 PWL 단자의 값에 따라 이러한 4개의 비트들 중 임의의 비트의 특정 셀이 선택될 수 있다. 예를 들면, PCOL이 하이이고 PLD 단일-비트 셀(402)의 PWL 단자가 하이일 때, 상부 셀이 선택된다. 제3 비트의 PWL 단자가 하이인 경우, 제3 비트(406)가 선택된다. 4개의 박스(402, 404, 406 및 408)의 출력 단자들은 4-입력 NAND 게이트(410)에 연결된다. NAND 게이트(410)의 출력은 인버터(412)의 입력에 연결된다.
상술한 바와 같이, 비트×4(400)의 PLD 비트의 임의의 비트의 IT 단자가 논리 로우일 때, NAND 게이트(450)에 대한 대응하는 입력은 항상 하이이다. 하이 입력은 NAND 게이트(410)의 출력에 영향을 미치지 않는다. 그러므로, 그 비트는 대기 상태에 있다. IT 단자가 논리 하이로 토글(toggle)될 때, NAND 게이트(450)는 인버터가 된다. PLD 비트(402-408)의 IN 단자가 로우일 때, PLD 단일-비트 셀은 프로그래밍 모드 상태에 있다. 이러한 모드에서, 플래쉬 셀 유닛(430)은 프로그래밍되거나 지워진다. 임의의 IN 단자가 하이로 스위칭될 때, PLD 단일-비트 셀(300)은 판독 모드 상태에 있다. PLD 비트의 모든 회로 구성 요소는 CMOS 풀업 트랜지스터 또는 풀다운 트랜지스터 중 어느 하나이다. 따라서, CMOS 트랜지스터만이 활성 영역에서 전류를 끌어내므로(draw), PLD 단일-비트 셀(402-408)은 어떠한 DC 전류도 끌어내지 않는다. 다시 말하면, 셀(402-408) 각각은 어떠한 DC 전력도 소모하지 않으므로, 비트×4(300)는 어떠한 전력도 소모하지 않는다. 또한, 각 PLD 비트(402-408)의 고유의(built-in) 양의 피드백은 PLD 비트×4 논리 셀(400)에 대한 잡음 내성 및 속도를 개선시킨다. 논리 셀의 레일 투 레일(rail-to-rail) 전압을 제로화하는 Vdd/2는 전력 소모를 감소시킨다.
NAND 게이트(410)로부터 인버터(412)로의 비트×4 논리 셀(400)의 동작은 자명하고 기술분야에서 공지되어 있다. 예를 들면, NAND 게이트에 대한 임의의 입력이 로우인 경우, NAND 게이트(410)의 출력은 하이 또는 "1"이다. 인버터의 출력은 0이다. NAND 게이트(410)에 대한 모두 4개의 입력들이 하이일 때, 인버터(412)의 출력만이 하이가 된다.
도 5를 참조하면, 비트×16 논리 셀(500)이 구성되고 상술한 비트×4 논리 셀과 유사하게 동작한다. 비트×16 셀(500)은 4개의 비트×4 셀(400), 인버터(512)에 연결되는 NAND 게이트(510)를 포함한다. 비트×16 셀(500)은 기본 형성 블록 단일-비트 논리 셀(300)로부터 형성되기 때문에, PLD 단일-비트(300) 및 비트×4 셀(400)과 동일한 전기 및 잡음 특성을 갖는다. 그러므로 비트×16 셀(500)은 또한 고속, 높은 잡음 내성을 가지며 0의 DC 전력을 소모한다.
적합한 기술분야에서, 기본 형성 블록으로 PLD 단일-비트 셀(300)을 이용하여 유한한 치수 N의 임의의 프로그램 가능한 메모리 어레이를 형성할 수 있으며, 여기에서 N은 1보다 큰 정수이다. 다수의 PLD 단일-비트 셀로부터 실행되는 이러한 프로그램 가능한 메모리 어레이는 비트×N으로 불린다. 바람직한 실시예에서, N은 44인 것으로 선택된다. 그리고 비트×44는 후술하는 바와 같이 구현된다.
도 6에서, 비트×44 셀(600)은 2개의 비트×16 논리 셀(602 및 603), 하나의 비트×12 논리 셀(606), NAND 게이트(608), 및 인버터(610)로 구성된다. 2개의 비트×16 논리 셀은 도 5에 도시되는 바와 같이 구성되고 비트×12 셀은 비트×4, 비트×16, 및 비트×44가 PLD 단일-비트 셀로부터 형성되는 것과 동일한 방식으로 3개의 비트×4 논리 셀(400)에 의해 구성된다.
도 7을 참조하면, PLD 아키텍쳐(700)는 프로그램 가능한 AND 게이트(730), 고정 OR 게이트 어레이(740), 및 다수의 출력 논리 회로(750)를 갖는다. 프로그램 가능한 AND 게이트(730)의 어레이는 도 3에서 설명된 바와 같이 다수의 PLD 단일-비트 셀(300)을 이용함으로써 구성된다.
프로그램 가능한 어레이(730)는 행(720) 및 열(710)로 배열된다. 바람직한 실시예에서, PLD 아키텍쳐는 44개의 행 및 132개의 열을 갖는다. 각 열(710)은 도 6에서 설명된 바와 같이 44×1 셀이다. 각 열(710)은 2개의 16×1 셀(704) 및 하나의 12×1 셀(706)을 포함한다. PLD(700)는 이러한 열을 132개 가지고 있다. 즉, 각 행(720)은 132개의 16×1 셀을 포함한다. 열(710) 및 행(720)의 교차점은 셀이다. 셀은 PWL 및 PCOL을 하이로 구동함으로써 선택된다. PWL이 하이일 때, 전체 행(720)이 선택된다. 그러나 PCOL이 하이가 될 때, 선택된 행 및 선택된 열 사이의 교차점으로부터 초래되는 특정 셀만이 선택된다. 프로그램 가능한 어레이(730)는 PLD(700)에서의 이용에만 한정되지 않고, 랜덤 액세스 메모리(RAM)와 같은 메모리 장치를 형성하는데 이용될 수 있다.
프로그램 가능한 OR 게이트의 어레이가 PLD 아키텍쳐(700)에서 이용되는 경우, 프로그램 가능한 OR 어레이는 상술된 프로그램 가능한 AND 어레이 및 도 7에서와 동일한 방식으로 구현될 수 있다.
PLD 단일-비트 셀을 이용하여 PLD(700)를 구성하는 것은 PLD가 고속이 되고, 0의 DC 전력을 소모하며, 양호한 잡음 내성 특성을 갖도록 한다.

Claims (27)

  1. 프로그램 가능한 논리 장치(PLD) 단일-비트 셀에 있어서,
    단일 비트를 저장하고, 다수의 단자를 구비하는 프로그램 가능한 셀 유닛과;
    상기 단일 비트를 상기 프로그램 가능한 셀 유닛으로부터 설정 가능한 래치로 래치하기 위해 상기 프로그램 가능한 셀 유닛에 전기적으로 연결되는 설정 가능한 래치와;
    상기 설정 가능한 래치에 연결되는 출력 논리 게이트와;
    상기 설정 가능한 래치 및 상기 프로그램 가능한 셀 유닛 사이에서 양의 피드백(positive feedback)을 제공하는 신호-경로 수단을 포함하고,
    상기 설정 가능한 래치는 제2 p-채널 MOS 트랜지스터에 병렬로 연결되는 제1 p-채널 MOS 트랜지스터를 더 포함하는 감지 증폭기 래치이고, 상기 제1 p-채널 MOS 트랜지스터의 드레인은 상기 제2 p-채널 MOS 트랜지스터 및 전원(Vdd)에 연결되며, 상기 제1 p-채널 MOS 트랜지스터의 소스는 상기 제2 p-채널 MOS 트랜지스터의 소스 및 상기 신호-경로 수단에 연결되고, 상기 제1 p-채널 CMOS 트랜지스터의 게이트는 입력(IN) 단자를 형성하며, 상기 제2 p-채널 MOS 트랜지스터의 게이트는 검증 수단 및 상기 신호-경로 수단에 연결되고,
    상기 신호 경로 수단은 상기 프로그램 가능한 셀 유닛 및 상기 출력 논리 게이트 사이에 전기적으로 연결되어 있는 것인 PLD 단일-비트 셀.
  2. 제1항에 있어서,
    상기 설정 가능한 래치에 전기적으로 연결되고, 상기 프로그램 가능한 셀 유닛의 컨텐츠를 검증하는 검증 수단을 더 포함하는 것인 PLD 단일-비트 셀.
  3. 제2항에 있어서,
    상기 검증 수단은 상기 신호-경로 수단에 연결되는 게이트, 검증 열(VCOL) 단자에 연결되는 드레인, 및 전기 그라운드에 연결되는 소스를 구비하는 제3 N 채널 MOS 트랜지스터를 포함하는 것인 PLD 단일-비트 논리 셀.
  4. 제1항에 있어서,
    상기 프로그램 가능한 셀 유닛은 플래쉬 셀인 것인 PLD 단일-비트 셀.
  5. 제4항에 있어서,
    상기 다수의 단자는 프로그램 가능한 워드라인(PWL) 단자 및 프로그래밍 열(PCOL) 단자를 포함하는 것인 PLD 단일-비트 셀.
  6. 제5항에 있어서,
    상기 프로그램 가능한 플래쉬 셀 유닛은 제1 N 채널 MOS 트랜지스터, 플로팅 게이트 트랜지스터, 및 제2 N 채널 MOS 트랜지스터를 더 포함하고,
    상기 제1 N 채널 MOS 트랜지스터의 게이트는 IN 단자 및 상기 설정 가능한 래치에 연결되고, 상기 제1 N 채널 MOS 트랜지스터의 드레인은 상기 설정 가능한 래치에 연결되며,
    상기 플로팅 게이트 트랜지스터의 드레인은 상기 제1 N 채널 MOS 트랜지스터의 소스에 연결되고, 상기 플로팅 게이트 트랜지스터의 게이트는 Vref 단자에 연결되며,
    상기 제2 N 채널 MOS 트랜지스터의 드레인은 상기 플로팅 게이트 트랜지스터의 소스에 연결되고, 상기 제2 N 채널 MOS의 게이트는 상기 PWL 단자에 연결되며, 상기 소스는 PCOL 단자에 연결되는 것인 PLD 단일-비트 논리 셀.
  7. 제1항에 있어서,
    상기 출력 논리 게이트는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비하는 NAND 게이트이고, 상기 제1 입력 단자는 IT 단자에 연결되며, 상기 제2 입력 단자는 상기 신호-경로 수단에 연결되고, 상기 출력 단자는 PLD 단일-비트 셀의 출력 단자를 형성하는 것인 PLD 단일-비트 논리 셀.
  8. 제7항에 있어서,
    상기 신호-경로 수단은 입력 단자 및 출력 단자를 구비하는 CMOS 인버터이고, 상기 입력 단자는 상기 프로그램 가능한 셀 유닛 및 상기 설정 가능한 래치에 연결되어 상기 셀 유닛으로부터의 신호 경로를 상기 출력 논리 회로에 제공하며, 상기 인버터의 출력 단자는 상기 출력 논리 회로의 제2 입력 단자에 연결되고 상기 인버터의 출력 및 상기 설정 가능한 래치 사이에서 양의 피드백을 형성하는 것인 PLD 단일-비트 셀.
  9. 프로그램 가능한 논리 장치(PLD)에 있어서,
    a) 프로그램 가능한 어레이를 형성하는 다수의 PLD 단일-비트 논리 셀과;
    b) 다수의 입력 단자 - 상기 입력 단자들은 상기 프로그램 가능한 어레이에 연결됨 - 및 출력 단자를 갖는 OR 게이트의 어레이와;
    c) 상기 OR 게이트의 어레이의 출력 단자들에 연결되는 입력 단자들을 갖는 출력 논리 회로들의 어레이를 포함하고,
    각 PLD 단일-비트 셀은,
    i) 비트를 저장하는 프로그램 가능한 플래쉬 셀 유닛 - 상기 프로그램 가능한 플래쉬 셀은 프로그래밍 워드라인(PWL) 및 프로그래밍 열(PCOL) 단자를 구비함 - 과;
    ii) 입력 단자(IN)를 가지고 상기 프로그램 가능한 플래쉬 셀 유닛에 전기적으로 연결되며, 상기 플래쉬 셀 유닛으로부터의 전기적 정보를 증폭하여 감지 증폭기 래치로 래치하는 감지 증폭기 래치와;
    iii) 전압 열(VCOL) 단자를 구비하고 상기 감지 증폭기 래치에 전기적으로 연결되며, 상기 플래쉬 셀 유닛의 컨텐츠를 검증하는 검증 수단과;
    iv) 상기 감지 증폭기 래치에 연결되고 출력(OUT) 단자 및 입력-텀(IT) 단자를 구비하는 출력 논리 게이트와;
    v) 상기 래치 감지 증폭기 및 상기 플래쉬 셀 유닛 사이에 양의 피드백을 제공하는 신호-경로 수단 - 상기 신호 경로 수단은 상기 플래쉬 셀 유닛 및 상기 출력 논리 게이트 사이에 전기적으로 연결되어 있음 - 을 구비하는 것인 PLD.
  10. 제9항에 있어서,
    상기 감지 증폭기 래치는 제2 p-채널 MOS 트랜지스터에 병렬로 연결되는 제1 p-채널 MOS 트랜지스터를 포함하고,
    상기 제1 p-채널 MOS 트랜지스터의 드레인은 상기 제2 p-채널 MOS 트랜지스터의 드레인 및 전원(Vdd)에 연결되고, 상기 제1 P 채널 MOS 트랜지스터의 소스는 상기 제2 p-채널 MOS 트랜지스터의 소스 및 상기 신호-경로 수단에 연결되며, 상기 제1 p-채널 CMOS 트랜지스터의 게이트는 상기 IN 단자를 형성하고, 상기 제2 p-채널 MOS 트랜지스터의 게이트는 상기 검증 수단 및 상기 신호 경로 수단에 연결되는 것인PLD.
  11. 제9항에 있어서,
    상기 프로그램 가능한 플래쉬 셀 유닛은 제1 N 채널 MOS 트랜지스터, 플로팅 게이트 트랜지스터, 및 제2 N 채널 MOS 트랜지스터를 더 포함하고,
    상기 제1 N 채널 MOS 트랜지스터의 게이트는 상기 IN 단자 및 상기 감지 증폭기 래치에 연결되고, 상기 제1 N 채널 MOS 트랜지스터의 드레인은 상기 감지 증폭기 래치에 연결되며,
    상기 플로팅 게이트 트랜지스터의 드레인은 상기 제1 N 채널 MOS 트랜지스터의 소스에 연결되고, 상기 플로팅 게이트 트랜지스터의 게이트는 상기 Vref 단자에 연결되며,
    상기 제2 N 채널 MOS 트랜지스터의 드레인은 상기 플로팅 게이트 트랜지스터의 소스에 연결되고, 상기 제2 N 채널 MOS의 게이트는 상기 PWL 단자에 연결되고, 상기 소스는 상기 PCOL 단자에 연결되는 것인 PLD.
  12. 제9항에 있어서,
    상기 검증 수단은 상기 신호-경로 수단에 연결되는 게이트, 상기 VCOL 단자에 연결되는 드레인, 및 전기적 그라운드에 연결되는 소스를 구비하는 제3 N 채널 MOS 트랜지스터를 포함하는 것인 PLD.
  13. 제9항에 있어서,
    상기 출력 회로는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비하는 NAND 게이트이고, 상기 제1 입력 단자는 상기 IT 단자에 연결되며, 상기 제2 입력 단자는 상기 신호-경로 수단에 연결되고, 상기 출력 단자는 상기 PLD 단일-비트 셀의 출력 단자를 형성하는 것인 PLD.
  14. 제9항에 있어서,
    상기 신호-경로 수단은 입력 단자 및 출력 단자를 구비하는 CMOS 인버터이고, 상기 입력 단자는 상기 플래쉬 셀 유닛 및 상기 감지 증폭기 래치에 연결되어 상기 플래쉬 셀 유닛으로부터의 신호 경로를 상기 논리 출력 회로에 제공하며, 상기 인버터의 출력 단자는 상기 출력 논리 회로의 제2 입력 단자에 연결되고 상기 인버터의 출력 및 상기 감지 증폭기 래치 사이에 양의 피드백을 형성하는 것인 PLD.
  15. 제9항에 있어서,
    상기 OR 게이트들의 어레이는, 각각 입력 단자 및 출력 단자를 포함하는 다수의 고정 OR 논리 게이트를 포함하는 것인 PLD.
  16. 제9항에 있어서,
    상기 OR 게이트들의 어레이는 프로그램 가능한 OR 어레이를 포함하는 것인 PLD.
  17. 제9항에 있어서,
    상기 프로그램 가능한 OR 어레이는 다수의 PLD 단일-비트 셀을 포함하는 것인 PLD.
  18. 프로그램 가능한 메모리 어레이에 있어서,
    행 및 열 사이의 교차점이 단일-비트 셀을 형성하고, 각 열은 비트×N 셀을 포함하며, N은 1보다 큰 정수이고, 각 단일-비트 셀은 단일 비트를 저장하는 프로그램 가능한 플래쉬 셀 유닛을 포함하며, 상기 프로그램 가능한 플래쉬 셀은 프로그래밍 워드라인(PWL) 및 프로그래밍 열(PCOL) 단자를 구비하는 것인 다수의 행 및 열과;
    입력 단자를 구비하고, 상기 플래쉬 셀 유닛으로부터의 단일 비트를 증폭하여 감지 증폭기 래치로 래치하기 위해 상기 프로그램 가능한 플래쉬 셀 유닛에 전기적으로 연결되는 감지 증폭기 래치와;
    전압 열(VCOL) 단자를 구비하고, 상기 플래쉬 셀 유닛의 컨텐츠를 검증하기 위해 상기 감지 증폭기 래치에 연결되는 검증 수단과;
    출력(OUT) 단자 및 입력-텀(IT) 단자를 구비하고, 상기 감지 증폭기 래치에 연결되는 출력 논리 게이트와;
    상기 감지 증폭기 래치 및 상기 플래쉬 셀 유닛 사이에 양의 피드백을 제공하고, 상기 플래쉬 셀 유닛 및 상기 출력 논리 게이트 사이에 전기적으로 연결되는 신호-경로 수단을 포함하고,
    상기 감지 증폭기 래치는 제2 p-채널 MOS 트랜지스터에 병렬로 연결되는 제1 p-채널 MOS 트랜지스터를 더 포함하고, 상기 제1 p-채널 MOS 트랜지스터의 드레인은 상기 제2 p-채널 MOS 트랜지스터의 드레인 및 전원(Vdd)에 연결되며, 상기 제1 p-채널 MOS 트랜지스터의 소스는 상기 제2 p-채널 MOS 트랜지스터 소스 및 상기 신호-경로 수단에 연결되고, 상기 제1 p-채널 CMOS 트랜지스터의 게이트는 상기 IN 단자를 형성하며, 상기 제2 p-채널 MOS 트랜지스터의 게이트는 상기 검증 수단 및 상기 신호-경로 수단에 연결되는 것인 프로그램 가능한 메모리 어레이.
  19. 제18항에 있어서,
    상기 비트×N 셀은 비트×44 셀인 것인 메모리 어레이.
  20. 제18항에 있어서,
    상기 다수의 비트×44 각각은 제1 비트×16, 제2 비트×16, 비트×12, NAND 게이트, 및 인버터를 포함하고, 상기 제1 비트×16 AND 게이트, 상기 제2 비트×16 AND 게이트, 상기 비트×12 AND 게이트는 서로 연결되어 있고 상기 NAND 게이트의 입력 단자들에 연결되어 있으며, 상기 NAND 게이트의 출력 단자는 상기 인버터의 입력 단자에 연결되어 있는 것인 프로그램 가능한 메모리 어레이.
  21. 제20항에 있어서,
    상기 비트×16은 제1 비트×4 AND 게이트, 제2 비트×4 AND 게이트, 제3 비트×4 AND 게이트, 제4 비트×4 AND 게이트, NAND 게이트, 인버터를 더 포함하고, 모두 4개의 비트×4 AND 게이트는 서로 연결되며 상기 NAND 게이트의 입력 단자들에 연결되고, 상기 NAND 게이트의 출력은 상기 인버터의 입력에 연결되는 것인 프로그램 가능한 메모리 어레이.
  22. 제20항에 있어서,
    상기 비트×12는 제1 비트×4 AND 게이트, 제2 비트×4 AND 게이트, 제3 비트×4 AND 게이트, NAND 게이트, 및 인버터를 포함하고, 모두 3개의 비트×4 AND 게이트들은 서로 연결되며 상기 NAND 게이트의 입력 단자들에 연결되고, 상기 NAND 게이트의 출력은 상기 인버터의 입력에 연결되어 있는 것인 프로그램 가능한 메모리 어레이.
  23. 제21항에 있어서,
    비트×4는 제1 PLD 단일-비트 셀, 제2 PLD 단일-비트 셀, 제3 PLD 단일-비트 셀, 제4 PLD 단일-비트 셀, NAND 게이트, 및 인버터를 더 포함하고, 모든 PLD 단일-비트 셀들은 서로 연결되며 상기 NAND 게이트의 입력 단자들에 연결되고, 상기 NAND 게이트의 출력은 상기 인버터의 입력 단자에 연결되는 것인 프로그램 가능한 메모리 어레이.
  24. 제18항에 있어서,
    상기 프로그램 가능한 플래쉬 셀 유닛은 제1 N 채널 MOS 트랜지스터, 플로팅 게이트 트랜지스터, 및 제2 N 채널 MOS 트랜지스터를 더 포함하고,
    상기 제1 N 채널 MOS 트랜지스터의 게이트는 상기 IN 단자 및 상기 감지 증폭기 래치에 연결되며, 상기 제1 N 채널 MOS 트랜지스터의 드레인은 상기 감지 증폭기 래치에 연결되고,
    상기 플로팅 게이트 트랜지스터의 드레인은 상기 제1 N 채널 MOS 트랜지스터의 소스에 연결되며, 상기 플로팅 게이트 트랜지스터의 게이트는 상기 Vref 단자에 연결되고,
    상기 제2 N 채널 MOS 트랜지스터의 드레인은 상기 플로팅 게이트 트랜지스터의 소스에 연결되며, 상기 제2 N 채널 MOS의 게이트는 상기 PWL 단자에 연결되고, 상기 소스는 상기 PCOL 단자에 연결되는 것인 프로그램 가능한 메모리 어레이.
  25. 제18항에 있어서,
    상기 검증 수단은 상기 신호-경로 수단, 상기 VCOL 단자에 연결되는 드레인, 및 전기적 그라운드에 연결되는 소스를 구비하는 제3 N 채널 MOS 트랜지스터를 포함하는 것인 프로그램 가능한 메모리 어레이.
  26. 제18항에 있어서,
    상기 출력 논리 게이트는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비하는 NAND 게이트이고, 상기 제1 입력 단자는 상기 IT 단자에 연결되며, 상기 제2 입력 단자는 상기 신호-경로 수단에 연결되고, 상기 출력 단자는 상기 PLD 단일-비트 셀의 출력 단자를 형성하는 것인 프로그램 가능한 메모리 어레이.
  27. 제18항에 있어서,
    상기 신호-경로 수단은 입력 단자 및 출력 단자를 구비하는 CMOS 인버터이고, 상기 입력 단자는 상기 플래쉬 셀 유닛 및 상기 감지 증폭기 래치에 연결되어 상기 플래쉬 셀 유닛으로부터 상기 출력 논리 회로까지 신호 경로를 제공하며, 상기 인버터의 출력 단자는 상기 출력 논리 회로의 제2 입력 단자에 연결되고 상기 인버터의 출력 및 상기 감지 증폭기 래치 사이에 양의 피드백을 형성하는 것인 프로그램 가능한 메모리 어레이.
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