JP2006500819A - 高速ゼロｄｃ電力プログラム可能論理素子（ｐｌｄ）アーキテクチャ - Google Patents

Abstract

プログラム可能論理素子（ＰＬＤ）アーキテクチャは複数のＰＬＤ単一ビット論理セル（図３）を含む。各単一ビット論理セルは、プログラム可能セル部（３３０−３３３）と、設定可能ラッチ（３２０−３２３）と、信号経路手段（３６０Ａ、３６０Ｂ）と、出力論理ゲート（３５０）とを含むすべてのＣＭＯＳ論理素子からなる。信号経路手段がセル部、設定可能ラッチおよび出力論理ゲートに結合されて正のフィードバックループを生成することにより、速度およびノイズ耐性を改善する。各単一ビット論理ゲートは、アドレス付けのために行列に配置されるワード線（ｐｗｄ）およびビット線（ｖｃｏｌ、ｐｃｏｌ）のアレイと、ＯＲゲートのアレイ（７４０）と、複数の出力論理回路（７５０）とを含む、モジュラ低電力消費、高速、ゼロＤＣ電流、高ノイズ耐性プログラム可能論理素子（ＰＬＤ）（７００）に対する基本構成単位（４０２−４０８）である。

Description

発明の分野
この発明は、広範にはプログラム可能論理素子（ＰＬＤ）に関する。より特定的には、この発明は高速のゼロＤＣ電力ＰＬＤアーキテクチャに関する。

発明の背景
プログラム可能論理素子（ＰＬＤ）は当該技術分野において周知であり、積の和または和の積の形の複雑なデジタル論理機能を行なうために広く用いられる。基本的に、各ＰＬＤは、プログラム可能ＡＮＤゲートとして機能するメモリアレイまたはマトリックスと、検知回路と、固定ＯＲゲートのアレイと、出力論理回路とを含む。固定ＯＲゲートのアレイは、プログラム可能ＯＲアレイであってもよい。行および列デコーダがデータを書込むかまたは読取る特定のセルを選択するとき、検知回路中のセンス増幅器は選択されたセルから情報を読取り、固定ＯＲアレイおよび出力論理回路が論理機能を行なう。このとき、選択されたセルに接続されるプログラム可能アレイのビット線は、ローにされるか、または高いインピーダンスを有する。センス増幅器はそのセルに含まれる情報を読出し、それをＯＲゲートのアレイに渡し、次いでＰＬＤの出力として出力論理回路に渡す。

図１Ａを参照すると、典型的な先行技術のプログラム可能論理素子（ＰＬＤ）１００Ａは、行１０２および列１０４に配置されたプログラム可能アレイ１１０を含む。各行および列の交点はセル１０６であり、１回限りのヒューズリンク法またはフローティングゲートＣＭＯＳによってプログラムされる。フローティングゲートＣＭＯＳセルはＵＶまたは電気的に消去可能であってもよい。プログラム可能アレイ１１０はセンス増幅器のアレイ１２０に結合される。センス増幅器１２０は選択されたセルの各々の内容を読出し、その情報を固定ＯＲゲートのアレイ１３０に渡す。固定ＯＲゲートのアレイ１３０は出力論理回路１４０に結合される。出力論理回路１４０は通常、出力をラッチするためのクロックされた順序回路である。この種のＰＬＤは当該技術分野において周知であり、プログラム可能アレイ論理（ＰＡＬ）と呼ばれる。

ＰＡＬ１００Ａのセンス増幅器１２０はかなりの量の電力を消費する。ＰＬＤ１００Ａが待機モードにあるとき、センス増幅器１２０はＯＮであることによって、ＰＬＤ１００Ａが電力投入されるときに選択されるセルの内容を読取れなければならない。この待機モードにおいて、センス増幅器は数百ミリアンペアを消費する。さらに、先行技術のＰＬＤ１００Ａは動作を完了するために、プログラム可能アレイ１１０、センス増幅器アレイ１２０、固定ＯＲゲートのアレイ１３０、および論理出力回路１３０などのいくつかの異なる段階を通らなければならない。この種のアーキテクチャはかなり遅い。

別の種類のＰＬＤは、図１Ｂに示されるプログラム可能論理アレイ（ＰＬＡ）である。ＰＬＡ１００Ｂは、プログラム可能アレイ１１０Ｂと、センス増幅器の第１のアレイ１２０Ｂと、プログラム可能ＯＲゲートのアレイ１０８Ｂと、プログラム可能ＯＲアレイ１３０Ｂのアレイからの情報を読取るためのセンス増幅器の第２のアレイ（図示せず）と、出力論理回路１５０Ｂとを有する。ＰＬＡ１００ＢはＰＡＬ１００Ａよりも柔軟であるが、速度はより遅く、より多くの電力を消費する。

プログラム可能アレイ中の導通しているセルの数が、各ＰＬＤの速度および電力消費を定める。各ＰＬＤの速度は、センス増幅器が読取るセルの数に依存する。

速度はまた、ＰＬＤのアーキテクチャにも依存する。すなわち、プログラム可能アレイが大きいほど、速度は遅くなる。

通常、待機モードにおいて、ＰＬＤは約１００ｍＡの電流を消費して、ＰＬＤチップを次の動作に備えさせる。この電力消費はＰＬＤが用いられる製品のバッテリの寿命を縮めるので、減少させる必要がある。また、センス増幅器は通常動作の際にかなりの量の電力を消費する。加えて、ＰＬＤはしばしばノイズスパイクによって誤った値を出力論理回路に読出す。したがって、ＰＬＤアーキテクチャにおける電力消費、速度およびノイズ耐性を改善する必要がある。

ＰＬＤにおけるこれらの性能要素を改善するために、先行技術においては多くの試みがある。米国特許第５，５６８，０６６号は、速度を増加し、トランジスタの数を減らし、選択可能な電源切断モードを提供するように構成されたセンス増幅器およびＯＲゲートを含む高密度プログラム可能論理素子（ＰＬＤ）を開示する。これらの特徴を得るために、‘０６６特許は、ＯＲゲートに積項を接続するためにデータ経路中に単一カスコード増幅器を含むセンス増幅器を用いる。ＯＲゲートは複数のソース−フォロアトランジスタおよびそれに続くパスゲートを用いることによって、センス増幅器出力が０から５ボルトＣＭＯＳレール減少できる論理割当を提供し、トランジスタカウントを減少させながら切換速度を増加させる。通常はセンス増幅器中に設けられてＣＭＯＳレールツーレール切換を提供する、マクロセルごとの電源切断を与えるために複雑なフィードバックを必要とする増幅インバータは、前のＯＲ出力回路に移される。マクロセルごとの電源切断は、出力回路中の増幅インバータの大きさを選択的に定めることによって与えられる。‘０６６特許は、トランジスタの数の減少と、フィードバック機構なしのレールツーレール電圧スイングを教示する。

米国特許第５，７３４，２７５号は、改善されたセンス増幅器を有するプログラム可能論理素子（ＰＬＤ）を開示する。このセンス増幅器は、センス増幅器出力と仮想接地との間に結合されるトランジスタのカスコード対を含む。ノイズ性能を改善するために、クリッピングおよび電流チャネリングトランジスタがセンス増幅器とともに設けられてもよい。クリッピングトランジスタは、あらゆる正方向のノイズスパイクが入力線の正確なしきい値トリガ値に悪影響を与えないことを確実にするのを助ける。電流チャネリングトランジスタは、ビット線に接続されるセルのかなりの導電性によってもたらされるビットの崩壊の防止を助ける。クリッピングと電流チャネリングとの組合せはビット線電圧の比較的狭い電圧範囲を与え、その結果速い回復および高速検知がもたらされる。トランジスタのカスコード結合対の増幅トランジスタを通る付加的な電流をもたらすために、付加的な電流源が用いられる。付加的な電流シンクトランジスタは、増幅トランジスタから接地供給に電流を引くのを助ける。ビット線がハイのときにのみ付加的な電流源および電流シンクが用いられる。しかし、‘２７５特許は、ビット線電圧の狭い電圧範囲を与えることによって改善されるセンス増幅器の検知速度を教示する。‘２７５特許に記載される回路のノイズ性能は、正方向のノイズをクリッピングしてセンス増幅器を誤ってトリガすることを回避することによって改善する。

米国特許第５，５３２，６２３号には、ＰＬＤにおける電力消費および速度を解決するための別の試みが開示される。この特許においては、センス増幅器は、検知されるＰＬＤセルと構造的に同一の参照セルを含むプルダウン素子と、プルアップ素子の飽和電流がゼロまたは検知されるセルを通る電流よりも大きくなるようにする電流ミラーを形成するように接続されるプルアップ素子とを含む。プルダウン素子の飽和電流は検知されるセルを通る電流を追跡し、プルアップ素子を通る飽和電流はプルダウン素子のそれを上回り、出力ノードはプルアップされる。検知されるセルに電流が流れないとき、プルアップ素子には電流が流れず、プルダウン素子は出力ノードをプルダウンする。その結果、センス増幅
器は、素子製造プロセス、温度および電源電圧の変化によってもたらされる変動を追跡する変動可能なトリップ点を示す。センス増幅器中の参照セルは検知の際にのみ電流を通すため、待機電力を消費しない。‘６３０特許は、参照セルおよびプルアップ、プルダウン素子を用いてセンス増幅器への電流の流れを制限することにより、待機電力消費をゼロに減らす。

この発明の目的は、低い全体電力消費、高速、および良好なノイズ耐性を有する改善されたＰＬＤアーキテクチャを提供することである。

発明の概要
上述の目的は、待機モードにおいて素子が電力を使用しないように配置されたＣＭＯＳ要素で全体的に実現される高速プログラム可能論理素子（ＰＬＤ）アーキテクチャによって達成された。この発明の実施例の１つに従うと、ＰＬＤはプログラム可能アレイを形成する複数のプログラム可能論理素子（ＰＬＤ）単一ビットセルを含む。各ＰＬＤ単一ビットセルは、プログラム可能アレイの基本的な構成単位である。ＰＬＤ単一ビットセルから、あらゆるＭ×Ｎプログラム可能ＯＲまたはＡＮＤアレイを実現できる。各ＰＬＤ単一ビットセルは単一ビットメモリセルとセンス増幅器とを組合せるため、このＰＬＤは先行技術ＰＬＤのように選択されたセルを横切ってそれらを検知回路に読込む必要がない。

この発明の各ＰＬＤ単一ビットセルは、設定可能なラッチと、プログラム可能セル部と、出力論理ゲートと、正のフィードバックを与えるためにプログラム可能セル部および出力論理ゲートの間に結合される信号経路手段とを含む。素子はさらに、ＯＲゲートのアレイと、出力順序回路とを含む。プログラム可能ＡＮＤアレイの各列は、出力がＯＲゲートのアレイに結合されたビット×４４セルであることが好ましい。ＯＲゲートのアレイはＰＬＤの出力に対する出力論理回路に結合される。各ビット×４４セルゲートはさらに、２個のビット×１６セルと１個のビット×１２セルとを含む。各ビット×１６セルはさらに４個のビット×４セルを含み、各ビット×１２セルは３個のビット×４セルを含む。ビット×４セルは４個のＰＬＤ単一ビットセルを含む。ＯＲゲートのアレイは固定であってもプログラム可能であってもよい。

発明を実施するためのベストモード
図２を参照すると、プログラム可能アレイを構築するための基本構成単位としてＰＬＤ単一ビットセルを用いることによって、新たなＰＬＤアーキテクチャ２００が実現される。あらゆる先行技術のＰＬＤと同様に、ＰＬＤ２００はプログラム可能アレイ２１０と、ＯＲゲートのアレイ２２０と、出力論理回路２３０とを有する。しかし、ＰＬＤ２００のプログラム可能アレイ２１０は、複数のＰＬＤ単一ビットセル３００を用いて構成される。ＰＬＤ単一ビットセル３００については後で詳細に説明する。好ましい実施例において、ＰＬＤ２００は４４行および１３２列を有する。

図２において、各ＰＬＤ単一ビットセル３００は、各行２０２および列２０４の交点における四角によって表わされる。ＰＬＤ素子におけるセル３００の行および列の総数は設計選択上の事項であり、利用者の要求に従って変えてもよい。図２における、４４行および１３２列のアレイ２１０に配置された５８０８セルを有するＰＬＤは例示的なものである。各列２０４は４４×１セルによって構成されてもよい。４４×１セルは、２個の１６×１セルと１個の１２×１セルとからなる。各１６×１セルは４個の４×１セルを有し、各１２×１セルは３個の４×１セルを有する。各４×１セルは４個の単一ＰＬＤ単一ビットセル３００を含む。よってこの発明に従うと、全体のプログラム可能アレイ２１０は複
数のＰＬＤ単一ビットセル３００によって実現できる。

図３を参照して、単一ビットプログラム可能論理素子（ＰＬＤ）セル３００は、この発明に従ったプログラム可能論理素子ＰＬＤ２００の基本構成単位である。各ＰＬＤ単一ビットセル３００は図２における四角３００で表わされる。ＰＬＤ単一ビットセル３００は全体的にＣＭＯＳ素子で構成され、メモリアレイにおけるアドレス付けされた交点として機能する。ＰＬＤ単一ビットセル３００は全体的に、カットオフまたは飽和領域において動作するＣＭＯＳトランジスタからなる。したがって、それが消費するＤＣ電流は実質的にゼロである。さらに、ＰＬＤ単一ビットセル３００内の内部の正のフィードバックが、ＰＬＤ単一ビットセル３００のノイズ耐性および速度を改善する。

各ＰＬＤ単一ビットセル３００は、設定可能ラッチ３２０と、プログラム可能セル３３０と、信号経路手段３６０と、出力ゲート３５０とを含む。

好ましい実施例において、ＰＬＤ単一ビットセル３００はまた、アレイ内容を検査するための論理回路３４０を含む。ＰＬＤ単一ビットセル３００は、４個の入力端子すなわち入力ＩＮ３０２、入力項ＩＴ３１０、電圧参照Ｖｒｅｆ３０４、およびプログラミングワード線ＰＷＬ３０６と、２個のＩＮ／ＯＵＴ端子すなわちプログラミング列ＰＣＯＬ３０８および電圧列ＶＣＯＬ３１２と、出力端子（ＯＵＴ）３５２とを有する。また好ましい実施例において、設定可能ラッチ２３０はセンス増幅器であり、プログラム可能セル３３０はフラッシュセルである。

センス増幅器ラッチ３２０は、第１のｐチャネルＣＭＯＳトランジスタ３２１が第２のｐチャネルＣＭＯＳトランジスタ３２２に結合された差動対を含む。トランジスタ３２１のドレインは、第２のトランジスタ３２２のドレインおよび電源Ｖｄｄ３２３に結合される。ＣＭＯＳトランジスタ回路に対するＶｄｄの典型的な値は５ボルトである。第１のトランジスタ３２１のソースは、第２のトランジスタ３２２のソースおよび信号経路手段３６０に結合される。図２に示される発明の好ましい実施例においては、信号経路手段は入力端子３６０Ａおよび出力端子３６０Ｂを有するＣＭＯＳインバータ３６０である。第１のｐチャネルＣＭＯＳトランジスタ３２１のゲートはＰＬＤ単一ビットセル３００の入力ポートＩＮ３０２を形成し、第２のトランジスタ３２２のゲートはインバータ３６０の出力端子３６０Ｂに結合されて、インバータ３６０の入力および出力の間の正のフィードバックループを形成することにより、ＰＬＤ単一ビットセル３００のノイズ耐性および速度を改善する。図３に示される好ましい実施例において、アレイ内容を検査するための手段はＮチャネルＣＭＯＳトランジスタ３４０であり、そのゲートはインバータ３６０の出力端子３６０ＢおよびｐチャネルＣＭＯＳトランジスタ３２２のゲートに結合される。トランジスタ３４０のドレインは、ＶＣＯＬ入力３１２を形成する。

フラッシュセル部３３０は、第１のＮチャネルＣＭＯＳトランジスタ３３１と、フローティングゲートトランジスタ３３２と、第２のＮチャネルＣＭＯＳトランジスタ３３３とを含み、これらはすべて直列に接続される。トランジスタ３３１のゲートはｐチャネルＭＯＳトランジスタ３２１のゲートおよびＩＮ端子３０２に結合され、トランジスタ３３１のドレインはトランジスタ３２１のソースおよび信号経路手段３６０の入力端子３６０Ａに結合される。トランジスタ３３１のソースはフローティングゲートトランジスタ３３２のドレインに結合され、トランジスタ３３２のゲートはＶｒｅｆ入力３０４に接続される。トランジスタ３３２のソースはトランジスタ３３３のドレインに結合され、トランジスタ３３３のゲートはＰＷＬ入力３０６に結合され、そのソース端子はＰＣＯＬ入力３０８に結合される。

図３に示される好ましい実施例において、出力ゲート３５０は２つの入力端子を有する
ＣＭＯＳ ＮＡＮＤゲートであり、入力端子の一方はＩＴ端子３１０であり、他方はインバータ３６０の出力３６０Ｂに結合される。

再び図３を参照して、ＩＮ端子３０２はＰＬＤ単一ビットセル３３０が読取モードにあるか書込モードにあるかを制御する。ＩＮ端子３０２における入力が論理ローまたはオフであるとき、ＰＬＤ単一ビットセル３００は書込モードにある。ＩＮ端子がオフであるとき、トランジスタ３２１はオンになり、トランジスタ３３１はオフである。フローティングゲートトランジスタ３３２のドレインは浮遊している。フラッシュセル部３３０は信号経路手段３６０またはＣＭＯＳインバータ３６０の入力端子３６０Ａからカットオフされる。その結果、インバータ３６０の入力端子３６０Ａはハイであり、その出力端子３６０Ｂはローである。したがって、ＮＡＮＤゲート３５０の出力３５２は、入力項（ＩＴ）３１０の状態にかかわらず常にハイである。第２のプルアップｐチャネルＣＭＯＳ３２２は、ＣＭＯＳインバータ３６０の出力端子３６０Ｂと第２のｐチャネルＣＭＯＳトランジスタ３２２のソースとによって形成された正のフィードバックループによって、非常に迅速に入力端子３６０Ａをしきい値電圧Ｖｄｄ／２よりも上に引き上げる。よって、正のフィードバックループはＰＬＤ単一ビットセル３００の速度およびノイズ耐性を改善する。

トランジスタ３３１がインバータ３６０の入力端子３６０Ａおよびフラッシュセル部３３０からカットオフされるとき、プログラミングワード線（ＰＷＬ）端子３６０およびプログラミング列（ＰＣＯＬ）端子３０８が両方ともＶｄｄなどのハイ電圧レベルに設定されることによって、このＰＬＤ単一ビットセル３００が選択される。選択されたＰＬＤ単一ビットセルは図２に示されるＰＬＤ２００のワード線およびビット線の交点における四角２０４によって表わされる。Ｖｒｅｆ３０４およびＰＷＬ３０６の値に依存して、フローティングゲートトランジスタ３３２はプログラムされるかまたは消去される。フローティングトランジスタ３３２がプログラムされるとき、トランジスタ３０６のＰＷＬ端子３０６がＶｄｄＰなどの電圧に設定されることによって、フローティングゲートトランジスタ３３２のＶｒｅｆ、ドレイン、およびソース間の電圧差がそのチャネルの熱い電子をフローティングゲートに注入させて、外側のフラッシュセル３０４のしきい値電圧Ｖｔをシフトし、フローティングゲートトランジスタ３３２をよりオンにしにくくする。この場合、フラッシュセル部３３０は論理「０」を保存する。消去するために、ＰＷＬ端子３０６がＶｄｄＥなどの別の電圧に設定されることによって、フローティングゲートトランジスタ３３２のソース、ゲート、およびドレインからの電圧差がトンネル酸化物の層の薄層にわたる電界を生成する。これによって電子はフローティングゲートから効率的に引抜かれ、フラッシュセル３０４に通常のしきい値ＶＴしきい値が戻る。したがって、フローティングゲートトランジスタ３３２をオンにすることがやさしくなる。この場合、フラッシュセル３３０は論理「１」を保存する。この、フラッシュセルのフローティングゲートに熱い電子を注入することによってフラッシュセルをプログラムおよび消去する方法は、ファウラー−ノルドハイムのトンネル効果と呼ばれ、当該技術分野において周知である。フローティングゲートトランジスタ３３２をプログラムまたは消去するための、フローティングゲートトランジスタのドレイン、ゲートおよびソース間の特定の電圧差は、セルおよび製造者の設計要求に依存する。

ＩＮ端子３０２がローであるときはＰＬＤ単一ビットセル３００が書込モードにあることを意味し、出力端子３６０Ｂはローである。このことによってＮチャネルＣＭＯＳトランジスタ３４０がカットオフ状態にされ、ＶＣＯＬ端子３１２がゼロにされる。この状態において、ｐチャネル差動対３２１および３２２はともにハイであり、ＣＭＯＳインバータ３６０の入力端子３６０Ａを非常に迅速にＣＭＯＳ素子のしきい値電圧Ｖｄｄ／２よりも上に引き上げる。したがって、望ましくないノイズスパイクがＰＬＤ単一ビットセル３００の論理に影響できない。

一方、ＩＮ端子３０２がハイまたは論理「１」であるとき、ｐチャネルＣＭＯＳトランジスタ差動対３２１および３２２はカットオフであり、ＮチャネルＣＭＯＳトランジスタ３３１はオンである。これは読取モードを表わす。このとき、ＰＷＬ３０８は読取電圧ＶｄｄＲに設定されることにより、フローティングゲートトランジスタ３３２のドレイン、ゲートまたはＶｒｅｆ、およびソース間の電圧差によってフローティングゲートが電気的情報を読取る。センス増幅器ラッチ３２０はフローティングゲートトランジスタ３３２の内容を信号経路手段３６０に読込む。

入力項（ＩＴ）３１０はＰＬＤ単一ビットセル３００の項を設定するために用いられる。ＩＴ３１０がローまたは論理「０」であるとき、出力ＮＡＮＤゲート３５０の出力３５２は常にハイまたは論理「１」である。よって、ＮＡＮＤゲート３５０の出力３５２が続く段のＡＮＤゲートに対する複数の入力の１つであるとき、このハイ入力はこのＡＮＤゲートの出力に影響しない。一方、ＩＴ３０２がハイまたは論理「１」であるときには、ＮＡＮＤゲート３５０はインバータである。よって、ＩＴがハイに設定されるとき、ＮＡＮＤゲート３５０はインバータ３６０の出力を反転する。これは、ＮＡＮＤゲート３５０の出力端子におけるフローティングゲートトランジスタ３３２の正しいプログラムされた状態を反映する。一方、ＰＷＬ端子３０６が読取電圧に設定されるとき、トランジスタ３０４のしきい値電圧ＶＴはローであり、フラッシュセル３３０は容易にオンにされる。その結果、ＮＡＮＤゲート３５０の出力端子はハイである。したがって、ＩＴ端子はＰＬＤ単一ビットセル３００を待機モードにおいては論理「０」に、活性モードにおいては論理「１」に設定する。

アレイ内容ＶＣＯＬを検査するための手段はオープンドレイントランジスタ３４０である。このトランジスタ３４０はスイッチとして動作する。フラッシュセル部３３０の内容がハイであるとき、インバータ３６０の出力はローであり、トランジスタ３４０はカットオフであり、ＶＣＯＬはローを示す。一方で、フラッシュセル部３３０の内容がローであるとき、インバータ３６０の出力はハイであり、トランジスタ３４０はオンであり、よってＶＣＯＬはハイを示す。よって、トランジスタ３４０はフラッシュセル部のプログラミング電圧ＶＴを検査する。ＶＴがハイであるか、またはフラッシュセル３３０がロー状態のとき、インバータ３６０の出力端子３６０Ｂはハイであり、ＶＣＯＬはハイである。一方、ＶＴがローであるか、またはフラッシュセル部３３０がハイであるとき、インバータ３６０の出力端子３６０Ｂはローであり、ＶＣＯＬはローを示す。

ＰＬＤ単一ビットセル３００の動作を以下の表１にまとめる（なお「Ｘ」は「無視される」値である）。

表１の第１行において、ＩＴ３１０端子がゼロであるとき、ＮＡＮＤゲートの出力は他の端子の値にかかわらず常に「１」である。したがって、表中の他の端子は「Ｘ」すなわち「無視される」状態であり、出力は常にハイである。ＰＬＤ単一ビットセル３００は待機モードにある。

表１の第２行および第３行において、ＩＮ３０２がローまたは論理「１」であって、ＩＴ端子がハイであるとき、ＮＡＮＤゲート３５０はインバータであり、ＰＬＤ単一ビットセル３００は書込モードにある。書込モードにおいて、ＰＬＤ単一ビットセルはプログラムまたは消去され得る。

ＩＮ端子３０２がゼロのとき、ＮＡＮＤゲート３５０の出力端子は他の端子の値にかかわらず常にハイである。ＰＬＤ単一ビットセル３００は書込モードにある。第２行において、ＰＷＬ端子３０６がハイであるとき、ワード線または行が選択される。特定のＰＣＯＬ３０８が選択されるとき、その特定のセルが選択されてプログラムされる。両方の場合において、プログラム後のフラッシュセル３３０のしきい値電圧ＶＴはハイであるため、ＶＣＯＬ３１２はハイである。Ｖｒｅｆ、ＶｄｄおよびＶｄｄＰの特定の電圧値の各々は、セルの種類および製造者の特定の設計に依存する。

表１の第３行は、フラッシュセル３３０が書込／消去モードにあるときの場合を表わす。ＰＣＯＬ端子３０８およびＰＷＬ３０６がＶｄｄＥなどの異なるハイ電圧に設定されることにより、フローティングゲートトランジスタ３３２のドレイン、ゲート、ソース間の差動電圧によってセルを消去させる。フローティングゲートトランジスタ３３２は、ゲートがＶｒｅｆに固定され、ソースが入力電圧であり、ドレインが出力であるカスコード配置中のトランジスタである。ＰＷＬ、ＰＣＯＬの電圧に依存して、ソースは異なる電圧を有する。

表１の第４行および第５行において、ＩＮ端子３０２がハイのときおよびＩＴ端子３１０がハイのとき、ＰＬＤ単一ビットセル３００は読取モードにある。すなわち、出力３５２はハイのセル部３３０がプログラムされるか消去されるかを読出す。ＰＬＤ単一ビットセル３００はフラッシュセル部１００の内容を読出す。ＰＷＬ ＰＣＯＬ端子はＶｄｄＰに設定される。ＰＷＬ端子３０６およびＰＣＯＬ端子３０８はＶｄｄＥに設定される。したがって、ＶＣＯＬ端子３１２はハイであり、ＯＵＴ３５２はローである。第５行において、ＰＬＤ単一ビットセル３００は読取／消去モードにある。したがって、ＯＵＴ３５２はハイであり、ＶＣＯＬはローである。

図４を参照して、上述のＰＬＤ単一ビットセル３００の各々は、４個の入力端子Ｖｒｅｆ、ＰＷＬ、ＩＴ、ＩＮと、２個のＩ／Ｏ端子ＰＣＯＬ、ＶＣＯＬと、１個の出力端子ＯＵＴとを有するブロックによって表わされる。各ブロックは１ビット、１個の交点、または図２における丸３００で表わされる１個のメモリセルを表わす。４個のＰＬＤ単一ビットセルブロックが接続されて、ＰＬＤビット×４（ビット掛ける４）セル４００を形成する。図２において、ＰＬＤビット×４セル４００は０−３、４−７などのあらゆる４個の四角または４個の交点で表わされる。ビット×４セル４００は４個の入力ＡＮＤゲートのように機能し、４個のＰＬＤ単一ビットセル４０２、４０４、４０６および４０８を含む。各ＰＬＤ単一ビットセルは図２において上述したように機能する。ビット×４セル４００におけるすべてのＰＣＯＬおよびＶＣＯＬ端子はともに結合される。このように、ビット×４セル４００は１列内の４ビットを表わす。ＰＣＯＬがハイのとき、その列におけるすべてのビットが選択され、各ＰＬＤビット内のＰＷＬ端子の値に依存して、これら４ビットのいずれかの特定のセルが選択され得る。たとえば、ＰＣＯＬがハイであって、ＰＬＤ単一ビットセル４０２のＰＷＬ端子がハイであるときには、上端のセルが選択される。第３ビットのＰＷＬ端子がハイであるときには、第３ビット４０６が選択される。４つのボックス４０２、４０４、４０６および４０８の出力端子は、４入力ＮＡＮＤゲート４１０に結合される。ＮＡＮＤゲート４１０の出力はインバータ４１２の入力に結合される。

前述のとおり、ビット×４セル４００におけるＰＬＤビットのいずれかのＩＴ端子が論理ローであるとき、ＮＡＮＤゲート４５０に対する対応する入力は常にハイである。ハイ入力はＮＡＮＤゲート４１０の出力に影響しない。よってそのビットは待機状態にある。ＩＴ端子が論理ハイに切換えられるとき、ＮＡＮＤゲート４５０はインバータになる。ＰＬＤビット４０２から４０８のＩＮ端子のいずれかがローであるとき、ＰＬＤ単一ビットセルはプログラミングモードにある。このモードにおいて、フラッシュセル部４３０はプログラムされるかまたは消去される。しかし、ＩＮ端子のいずれかがハイに切換えられるとき、ＰＬＤ単一ビットセル３００は読取モードにある。ＰＬＤビットのすべての回路構成要素はＣＭＯＳプルアップまたはプルダウントランジスタである。よって、ＰＬＤ単一ビットセル４０２から４０８はＤＣ電流を消費しない。ＣＭＯＳトランジスタは活性領域においてのみ電流を消費するからである。言換えると、セル４０２から４０８の各々がＤＣ電力を消費しないため、ビット×４セル３００は電力を消費しない。さらに、各ＰＬＤビット４０２から４０８におけるビルトインの正のフィードバックが、ＰＬＤビット×４論理セル４００の速度およびノイズ耐性を改善する。論理セルにおけるＶｄｄ／２からゼロのレールツーレール電圧は電力消費をかなり減少させる。

ＮＡＮＤゲート４１０からインバータ４１２までのビット×４論理セル４００の動作は自明であり、当該技術分野において周知である。たとえば、ＮＡＮＤゲートに対する入力のいずれかがローであるとき、ＮＡＮＤゲート４１０の出力はハイまたは「１」である。インバータの出力はゼロである。インバータ４１２の出力は、ＮＡＮＤゲート４１０に対する４つのビット入力のすべてがハイであるときにのみハイになる。

図５を参照して、ビット×１６論理セル５００が構成され、前述のビット×４論理セル４００と同様に動作する。ビット×１６セル５００は４個のビット×４セル４００と、インバータ５１２に結合されるＮＡＮＤゲート５１０とを含む。ビット×１６セル５００は基本構成単位単一ビット論理セル３００から構築されるため、それはＰＬＤ単一ビット３００およびビット×４セル４００と同じ電気特性およびノイズ特性を有する。したがって、ビット×１６セル５００もまた高速であり、高いノイズ耐性を有し、ＤＣ電力消費がゼロである。

関連技術分野において、Ｎを１よりも大きい整数とすると、ＰＬＤ単一ビットセル３０
０は有限の次元Ｎのあらゆるプログラム可能メモリアレイを構築するための基本構成単位として用いることができる。この、複数のＰＬＤ単一ビットセル３００から実現されるプログラム可能メモリアレイはビット×Ｎと呼ばれる。好ましい実施例において、Ｎは４４になるよう選択される。ビット×４４は以下のように実現される。

図６において、ビット×４４セル６００は、２個のビット×１６論理セル６０２および６０３と、１個のビット×１２論理セル６０６と、ＮＡＮＤゲート６０８と、インバータ６１０とからなる。２個のビット×１６論理セルは図５に示されるように構成され、ビット×１２論理セルは、ビット×４、ビット×１６およびビット×４４がＰＬＤ単一ビットセルから構築されるのと同じ態様で３個のビット×４論理セル４００によって構成される。

図７を参照すると、ＰＬＤアーキテクチャ７００は、プログラム可能ＡＮＤゲートのアレイ７３０と、固定ＯＲゲートのアレイ７４０と、複数の出力論理回路７５０とを有する。プログラム可能ＡＮＤゲートのアレイ７３０は、複数の図３において記載されるようなＰＬＤ単一ビットセル３００を用いて構成される。

プログラム可能アレイ７３０は、行７２０および列７１０に配置される。好ましい実施例において、ＰＬＤアーキテクチャは４４行および１３２列を有する。各列７１０は図６に記載されるような４４×１セルである。各列７１０は２個の１６×１セル７０４と、１個の１２×１セル７０６とを含む。ＰＬＤ７００は１３２のこうした列を有する。言換えると、各行７２０は１３２個の１６×１セルを含む。列７１０と行７２０との交点はセルである。セルはＰＷＬおよびＰＣＯＬをハイに駆動することによって選択される。ＰＷＬがハイであるとき、行７２０全体が選択される。しかし、ＰＣＯＬがハイになると、選択された行と選択された列との交点によりもたらされる特定のセルのみが選択される。プログラム可能アレイ７３０はＰＬＤ７００における用法に制限されず、ランダムアクセスメモリ（ＲＡＭ）などのメモリ素子を構築するために用いられてもよい。

プログラム可能ＯＲゲートのアレイがＰＬＤアーキテクチャ７００において用いられるとき、プログラム可能ＯＲアレイは上述および図７において説明したプログラム可能ＡＮＤアレイと同じ態様で実現され得る。

ＰＬＤ単一ビットセルを用いるＰＬＤ７００の構成によって、高速で、ＤＣ電力消費がゼロであり、かつ良好なノイズ耐性特性を有するＰＬＤがもたらされる。

固定ＯＲゲートのアレイを用いる先行技術のプログラム可能論理素子の電気的概略図である。 プログラム可能ＯＲゲートのアレイを用いる先行技術のプログラム可能論理素子の電気的概略図である。 この発明に従った、ＰＬＤ単一ビットセルを用いる１３２×４４プログラム可能論理素子の電気的概略図である。 この発明に従ったプログラム可能論理素子（ＰＬＤ）単一ビットセルの電気的概略図である。 図３の単一ビット論理セルを４個含むビット×４論理セルの電気的概略図である。 図４のビット×４論理セルを４個含むビット×１６論理セルの電気的概略図である。 図５のビット×１６論理セルを２個と、ビット×１２論理セルを１個含む１つのアレイ列のビット×４４論理セルの電気的概略図である。 この発明に従った、図３の論理セルを用いる４４×１３２ＰＬＤの電気的概略図である。

Claims (31)

1. プログラム可能論理素子（ＰＬＤ）単一ビットセルであって、
   複数の端子を有する、単一ビットを保存するためのプログラム可能セル部と、
   プログラム可能セル部に電気的に結合されてプログラム可能セル部から設定可能ラッチへ単一ビットをラッチする設定可能ラッチと、
   設定可能ラッチに結合される出力論理ゲートと、
   設定可能ラッチおよびプログラム可能セル部の間に正のフィードバックを与えるための信号経路手段とを含み、前記信号経路手段はプログラム可能セル部および出力論理ゲートの間に電気的に結合される、ＰＬＤ単一ビットセル。
2. プログラム可能セル部の内容を検査するために設定可能ラッチに電気的に結合される検査手段をさらに含む、請求項１に記載のＰＬＤ単一ビットセル。
3. 設定可能ラッチはセンス増幅器ラッチである、請求項１に記載のＰＬＤ単一ビットセル。
4. センス増幅器ラッチは、第２のｐチャネルＭＯＳトランジスタに並列に結合される第１のｐチャネルＭＯＳトランジスタをさらに含み、第１のｐチャネルＭＯＳトランジスタのドレインは第２のｐチャネルＭＯＳトランジスタのドレインおよび電源Ｖｄｄに結合され、第１のｐチャネルＭＯＳトランジスタのソースは第２のｐチャネルＭＯＳトランジスタのソースおよび信号経路手段に結合され、第１のｐチャネルＣＭＯＳトランジスタのゲートは入力（ＩＮ）端子を形成し、第２のｐチャネルＭＯＳトランジスタのゲートは検査手段および信号経路手段に結合される、請求項３に記載のＰＬＤ単一ビット論理セル。
5. 検査手段は、ゲートが信号経路手段に結合され、ドレインが検査列（ＶＣＯＬ）端子に結合され、ソースが電気的接地に結合される第３のＮチャネルＭＯＳトランジスタを含む、請求項２に記載のＰＬＤ単一ビット論理セル。
6. プログラム可能セル部がフラッシュセルである、請求項１に記載のＰＬＤ単一ビットセル。
7. 複数の端子がプログラム可能ワード線（ＰＷＬ）端子とプログラミング列（ＰＣＯＬ）端子とを含む、請求項６に記載のＰＬＤ単一ビットセル。
8. プログラム可能フラッシュセル部は、第１のＮチャネルＭＯＳトランジスタと、フローティングゲートトランジスタと、第２のＮチャネルＭＯＳトランジスタとをさらに含み、
   第１のＮチャネルＭＯＳトランジスタのゲートはＩＮ端子および設定可能ラッチに結合され、第１のＮチャネルＭＯＳトランジスタのドレインは設定可能ラッチに結合され、
   フローティングゲートトランジスタのドレインは第１のＮチャネルＭＯＳトランジスタのソースに結合され、フローティングゲートトランジスタのゲートはＶｒｅｆ端子に結合され、
   第２のＮチャネルＭＯＳトランジスタのドレインはフローティングゲートトランジスタのソースに結合され、第２のＮチャネルＭＯＳトランジスタのゲートはＰＷＬ端子に結合され、ソースはＰＣＯＬ端子に結合される、請求項７に記載のＰＬＤ単一ビット論理セル。
9. 出力論理ゲートは、第１の入力端子と、第２の入力端子と、出力端子とを有するＮＡＮＤゲートであり、第１の入力端子はＩＴ端子に結合され、第２の入力端子は信号経路手段に結合され、出力端子はＰＬＤ単一ビットセルの出力端子を形成する、請求項１に記載の
   ＰＬＤ単一ビット論理セル。
10. 信号経路手段は、入力端子および出力端子を有するＣＭＯＳインバータであり、入力端子はプログラム可能セル部および設定可能ラッチに結合されることによってセル部から出力論理回路への信号経路を与え、インバータの出力端子は出力論理回路の第２の入力端子に結合されて、インバータの出力および設定可能ラッチの間の正のフィードバックを形成する、請求項９に記載のＰＬＤ単一ビットセル。
11. プログラム可能論理素子（ＰＬＤ）であって、
    ａ） プログラム可能アレイを形成する複数のＰＬＤ単一ビット論理セルを含み、各ＰＬＤ単一ビットセルは
    ｉ） ビットを保存するためのプログラム可能フラッシュセル部を有し、前記プログラム可能フラッシュセルはプログラミングワード線（ＰＷＬ）およびプログラミング列（ＰＣＯＬ）端子を有し、前記ＰＬＤ単一ビットセルはさらに
    ii） 入力端子（ＩＮ）を有しかつプログラム可能フラッシュセル部に電気的に結合されることによってフラッシュセル部からセンス増幅器ラッチに電気的情報を増幅およびラッチするセンス増幅器ラッチと、
    iii） 電圧列（ＶＣＯＬ）端子を有しかつフラッシュセル部の内容を検査するためにセンス増幅器ラッチに電気的に結合される検査手段と、センス増幅器ラッチに結合される出力論理ゲートと、
    iv） 出力（ＯＵＴ）端子および入力項（ＩＴ）端子を有しかつセンス増幅器ラッチに結合される出力論理ゲートと、
    ｖ） ラッチセンス増幅器およびフラッシュセル部の間に正のフィードバックを与えるための信号経路手段とを有し、前記信号経路手段はフラッシュセル部および出力論理ゲートの間に電気的に結合され、前記プログラム可能論理素子はさらに
    ｂ） 複数の入力端子および出力端子を有するＯＲゲートのアレイを含み、入力端子はプログラム可能アレイに結合され、前記プログラム可能論理素子はさらに
    ｃ） ＯＲゲートのアレイの出力端子に結合される入力端子を有する出力論理回路のアレイを含む、ＰＬＤ。
12. センス増幅器ラッチは、第２のｐチャネルＭＯＳトランジスタに並列に結合される第１のｐチャネルＭＯＳトランジスタをさらに含み、第１のｐチャネルＭＯＳトランジスタのドレインは第２のｐチャネルＭＯＳトランジスタのドレインおよび電源Ｖｄｄに結合され、第１のｐチャネルＭＯＳトランジスタのソースは第２のｐチャネルＭＯＳトランジスタのソースおよび信号経路手段に結合され、第１のｐチャネルＣＭＯＳトランジスタのゲートはＩＮ端子を形成し、第２のｐチャネルＭＯＳトランジスタのゲートは検査手段および信号経路手段に結合される、請求項１１に記載のＰＬＤ。
13. プログラム可能フラッシュセル部は、第１のＮチャネルＭＯＳトランジスタと、フローティングゲートトランジスタと、第２のＮチャネルＭＯＳトランジスタとをさらに含み、
    第１のＮチャネルＭＯＳトランジスタのゲートはＩＮ端子およびセンス増幅器ラッチに結合され、第１のＮチャネルＭＯＳトランジスタのドレインはセンス増幅器ラッチに結合され、
    フローティングゲートトランジスタのドレインは第１のＮチャネルＭＯＳトランジスタのソースに結合され、フローティングゲートトランジスタのゲートはＶｒｅｆ端子に結合され、
    第２のＮチャネルＭＯＳトランジスタのドレインはフローティングゲートトランジスタのソースに結合され、第２のＮチャネルＭＯＳトランジスタのゲートはＰＷＬ端子に結合され、ソースはＰＣＯＬ端子に結合される、請求項１１に記載のＰＬＤ。
14. 検査手段は、ゲートが信号経路手段に結合され、ドレインがＶＣＯＬ端子に結合され、ソースが電気的接地に結合される第３のＮチャネルＭＯＳトランジスタを含む、請求項１１に記載のＰＬＤ。
15. 出力回路は、第１の入力端子と、第２の入力端子と、出力端子とを有するＮＡＮＤゲートであり、第１の入力端子はＩＴ端子に結合され、第２の入力端子は信号経路手段に結合され、出力端子はＰＬＤ単一ビットセルの出力端子を形成する、請求項１１に記載のＰＬＤ。
16. 信号経路手段は、入力端子および出力端子を有するＣＭＯＳインバータであり、入力端子はフラッシュセル部およびセンス増幅器ラッチに結合されることによってフラッシュセル部から論理出力回路への信号経路を提供し、インバータの出力端子は出力論理回路の第２の入力端子に結合されてインバータの出力とセンス増幅器ラッチとの間の正のフィードバックを形成する、請求項１１に記載のＰＬＤ。
17. ＯＲゲートのアレイは
    各々が入力端子および出力端子を含む複数の固定ＯＲ論理ゲートを含む、請求項１１に記載のＰＬＤ。
18. ＯＲゲートのアレイはプログラム可能ＯＲアレイをさらに含む、請求項１１に記載のＰＬＤ。
19. プログラム可能ＯＲアレイは複数のＰＬＤ単一ビットセルを含む、請求項１１に記載のＰＬＤ。
20. プログラム可能メモリアレイであって、複数の行および列を含み、行および列の交点はメモリセルを形成し、各列はビット×Ｎセルを含み、Ｎは１よりも大きな整数である、プログラム可能メモリアレイ。
21. ビット×Ｎセルはビット×４４セルである、請求項２０に記載のメモリアレイ。
22. 複数のビット×４４の各々が第１のビット×１６と、第２のビット×１６と、ビット×１２と、ＮＡＮＤゲートと、インバータとを含み、第１のビット×１６ＡＮＤゲートと、第２のビット×１６ＡＮＤゲートと、ビット×１２ＡＮＤゲートとはともに結合されかつＮＡＮＤゲートの入力端子に結合され、ＮＡＮＤゲートの出力端子はインバータの入力端子に結合される、請求項２０に記載のプログラム可能メモリアレイ。
23. ビット×１６は、第１のビット×４ＡＮＤゲートと、第２のビット×４ＡＮＤゲートと、第３のビット×４ＡＮＤゲートと、第４のビット×４ＡＮＤゲートと、ＮＡＮＤゲートと、インバータとをさらに含み、４個のビット×４ＡＮＤゲートはすべてともに結合されかつＮＡＮＤゲートの入力端子に結合され、ＮＡＮＤゲートの出力はインバータの入力に結合される、請求項２２に記載のプログラム可能メモリアレイ。
24. ビット×１２は、第１のビット×４ＡＮＤゲートと、第２のビット×４ＡＮＤゲートと、第３のビット×４ＡＮＤゲートと、ＮＡＮＤゲートと、インバータとを含み、３個のビット×４ＡＮＤはすべてともに結合されかつＮＡＮＤゲートの入力端子に結合され、ＮＡＮＤゲートの出力はインバータの入力に結合される、請求項２２に記載のプログラム可能メモリアレイ。
25. ビット×４は、第１のＰＬＤ単一ビットセルと、第２のＰＬＤ単一ビットセルと、第３
    のＰＬＤ単一ビットセルと、第４のＰＬＤ単一ビットセルと、ＮＡＮＤゲートと、インバータとをさらに含み、すべてのＰＬＤ単一ビットセルはともに結合されかつＮＡＮＤゲートの入力端子に結合され、ＮＡＮＤゲートの出力はインバータの入力端子に結合される、請求項２３に記載のプログラム可能メモリアレイ。
26. （ＰＬＤ）単一ビットセルは、
    単一ビットを保存するためのプログラム可能フラッシュセル部を含み、前記プログラム可能フラッシュセルはプログラミングワード線（ＰＷＬ）およびプログラミング列（ＰＣＯＬ）端子を有し、前記（ＰＬＤ）単一ビットセルはさらに
    入力端子（ＩＴ）を有しかつプログラム可能フラッシュセル部に電気的に結合されることによってフラッシュセル部からセンス増幅器ラッチに単一ビットを増幅およびラッチするセンス増幅器ラッチと、
    電圧列（ＶＣＯＬ）端子を電気的に有しかつフラッシュセル部の内容を検査するためにセンス増幅器ラッチに結合される検査手段と、
    出力（ＯＵＴ）端子および入力項（ＩＴ）端子を有しかつセンス増幅器ラッチに結合される出力論理ゲートと、
    センス増幅器ラッチおよびフラッシュセル部の間に正のフィードバックを与えるための信号経路手段とを含み、前記信号経路手段はフラッシュセル部および出力論理ゲートの間に電気的に結合される、請求項２５に記載のプログラム可能メモリアレイ。
27. センス増幅器ラッチは、第２のｐチャネルＭＯＳトランジスタに並列に結合される第１のｐチャネルＭＯＳトランジスタをさらに含み、第１のｐチャネルＭＯＳトランジスタのドレインは第２のｐチャネルＭＯＳトランジスタのドレインおよび電源Ｖｄｄに結合され、第１のｐチャネルＭＯＳトランジスタのソースは第２のｐチャネルＭＯＳトランジスタのソースおよび信号経路手段に結合され、第１のｐチャネルＣＭＯＳトランジスタのゲートはＩＮ端子を形成し、第２のｐチャネルＭＯＳトランジスタのゲートは検査手段および信号経路手段に結合される、請求項２６に記載のプログラム可能メモリアレイ。
28. プログラム可能フラッシュセル部は、第１のＮチャネルＭＯＳトランジスタと、フローティングゲートトランジスタと、第２のＮチャネルＭＯＳトランジスタとをさらに含み、
    第１のＮチャネルＭＯＳトランジスタのゲートはＩＮ端子およびセンス増幅器ラッチに結合され、第１のＮチャネルＭＯＳトランジスタのドレインはセンス増幅器ラッチに結合され、
    フローティングゲートトランジスタのドレインは第１のＮチャネルＭＯＳトランジスタのソースに結合され、フローティングゲートトランジスタのゲートはＶｒｅｆ端子に結合され、
    第２のＮチャネルＭＯＳトランジスタのドレインはフローティングゲートトランジスタのソースに結合され、第２のＮチャネルＭＯＳトランジスタのゲートはＰＷＬ端子に結合され、ソースはＰＣＯＬ端子に結合される、請求項２６に記載のプログラム可能メモリアレイ。
29. 検査手段は、ゲートが信号経路手段に結合され、ドレインがＶＣＯＬ端子に結合され、ソースが電気的接地に結合される第３のＮチャネルＭＯＳトランジスタを含む、請求項２２に記載のプログラム可能メモリアレイ。
30. 出力論理ゲートは、第１の入力端子と、第２の入力端子と、出力端子とを有するＮＡＮＤゲートであり、第１の入力端子はＩＴ端子に結合され、第２の入力端子は信号経路手段に結合され、出力端子はＰＬＤ単一ビットセルの出力端子を形成する、請求項２６に記載のプログラム可能メモリアレイ。
31. 信号経路手段は、入力端子および出力端子を有するＣＭＯＳインバータであり、入力端子はフラッシュセル部およびセンス増幅器ラッチに結合されることによってフラッシュセル部から出力論理回路への信号経路を与え、インバータの出力端子は出力論理回路の第２の入力端子に結合されて、インバータの出力とセンス増幅器ラッチとの間の正のフィードバックを形成する、請求項２６に記載のプログラム可能メモリアレイ。

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