JP3116778B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3116778B2 JP3116778B2 JP07194705A JP19470595A JP3116778B2 JP 3116778 B2 JP3116778 B2 JP 3116778B2 JP 07194705 A JP07194705 A JP 07194705A JP 19470595 A JP19470595 A JP 19470595A JP 3116778 B2 JP3116778 B2 JP 3116778B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にラッチアップ測定時における寄生ＭＯＳトランジス
タ発生を阻止する半導体装置に関する。
特にラッチアップ測定時における寄生ＭＯＳトランジス
タ発生を阻止する半導体装置に関する。
【０００２】
【従来の技術】従来、この種の静電破壊保護の技術とし
ては、特願平５−１８８８０２号に開示されたものがあ
る。この技術は、図４に示すような回路構成をしてお
り、端子１１ａ，１１ｂは入力端子，出力端子，ＶＣＣ
端子，ＧＮＤ端子等すべてのパッド端子を示している。
これらすべての端子１１ａ，１１ｂを、電圧クランプ素
子７１−ａ，ｂ…とダイオード７２−ａ，ｂ…の並列素
子によって、各端子近傍を通る共通放電線１２に接続し
ており、さらに各々の端子１１ａ，１１ｂは内部回路７
３へ接続されている。
ては、特願平５−１８８８０２号に開示されたものがあ
る。この技術は、図４に示すような回路構成をしてお
り、端子１１ａ，１１ｂは入力端子，出力端子，ＶＣＣ
端子，ＧＮＤ端子等すべてのパッド端子を示している。
これらすべての端子１１ａ，１１ｂを、電圧クランプ素
子７１−ａ，ｂ…とダイオード７２−ａ，ｂ…の並列素
子によって、各端子近傍を通る共通放電線１２に接続し
ており、さらに各々の端子１１ａ，１１ｂは内部回路７
３へ接続されている。
【０００３】上記のような構成をとる半導体集積装置に
おいて、任意の端子１１ａ，１１ｂ間に静電パルスが印
加された場合、各々の電圧クランプ素子７１−ａ，７１
−ｂ及びダイオード７２−ａ，７２−ｂを経由して放電
される。例えば端子１１ａに正極の静電パルスが印加
し、端子１１ｂに負極の静電パルスが印加した場合、端
子１１ａに印加された静電パルスは、電圧クランプ素子
７１−ａ→共通放電線１２→ダイオード７２−ｂという
経路を経て端子１１ｂに放電される。逆に端子１１ｂに
正極の静電パルスが印加された場合、端子１１ｂに印加
された静電パルスは、電圧クランプ素子７１−ｂ→共通
放電線１２→ダイオード７２−ａという経路を経て端子
１１ａに放電される。
おいて、任意の端子１１ａ，１１ｂ間に静電パルスが印
加された場合、各々の電圧クランプ素子７１−ａ，７１
−ｂ及びダイオード７２−ａ，７２−ｂを経由して放電
される。例えば端子１１ａに正極の静電パルスが印加
し、端子１１ｂに負極の静電パルスが印加した場合、端
子１１ａに印加された静電パルスは、電圧クランプ素子
７１−ａ→共通放電線１２→ダイオード７２−ｂという
経路を経て端子１１ｂに放電される。逆に端子１１ｂに
正極の静電パルスが印加された場合、端子１１ｂに印加
された静電パルスは、電圧クランプ素子７１−ｂ→共通
放電線１２→ダイオード７２−ａという経路を経て端子
１１ａに放電される。
【０００４】つまり、任意の端子間に任意の極性の静電
パルスが印加された場合に対してそれぞれ放電経路が決
定しており、少なくとも電圧クランプ素子１個と順方向
のダイオード素子１個とによって放電される。
パルスが印加された場合に対してそれぞれ放電経路が決
定しており、少なくとも電圧クランプ素子１個と順方向
のダイオード素子１個とによって放電される。
【０００５】図３（ａ）は従来の技術におけるマスクパ
ターンを示す図である。図において、図４に示した電圧
クランプ素子７１（７１−ａ，７１−ｂ）及びダイオー
ド素子７２（７２−ａ，７２−ｂ）はＮ型拡散層１５，
１６とＰ型拡散層１７とによって形成されている。ここ
で、金属配線１３，１４とＮ型拡散層１５，１６及びＰ
型拡散層１７との間のコンタクト開口パターンは省略し
てある。１１は端子（パッド），１８はスクライブ配線
である。
ターンを示す図である。図において、図４に示した電圧
クランプ素子７１（７１−ａ，７１−ｂ）及びダイオー
ド素子７２（７２−ａ，７２−ｂ）はＮ型拡散層１５，
１６とＰ型拡散層１７とによって形成されている。ここ
で、金属配線１３，１４とＮ型拡散層１５，１６及びＰ
型拡散層１７との間のコンタクト開口パターンは省略し
てある。１１は端子（パッド），１８はスクライブ配線
である。
【０００６】図３（ｂ）は図３（ａ）のＡ−Ａ線断面図
である。図において、電圧クランプ素子７１はＮ型拡散
層１５，１６とＰ型半導体基板２６とによって形成され
るＮＰＮバイポーラトランジスタによって構成され、ダ
イオード７２はＮ型拡散層１６とＰ型拡散層１７とによ
って構成されている。尚、Ｎ型拡散層１５，１６間及び
Ｎ型拡散層１６とＰ型拡散層１７との間にはフィールド
酸化膜２４，２５が設けられている。
である。図において、電圧クランプ素子７１はＮ型拡散
層１５，１６とＰ型半導体基板２６とによって形成され
るＮＰＮバイポーラトランジスタによって構成され、ダ
イオード７２はＮ型拡散層１６とＰ型拡散層１７とによ
って構成されている。尚、Ｎ型拡散層１５，１６間及び
Ｎ型拡散層１６とＰ型拡散層１７との間にはフィールド
酸化膜２４，２５が設けられている。
【０００７】図３（ｂ）に示す金属配線２１（１４）は
Ｎ型拡散層１５と共通放電線１２とを接続するための配
線であり、金属配線２２（１３）はＮ型拡散層１６と端
子１１を接続するための配線であり、金属配線２３（１
４）はＰ型拡散層１７と共通放電線１２とを接続するた
めの配線である。
Ｎ型拡散層１５と共通放電線１２とを接続するための配
線であり、金属配線２２（１３）はＮ型拡散層１６と端
子１１を接続するための配線であり、金属配線２３（１
４）はＰ型拡散層１７と共通放電線１２とを接続するた
めの配線である。
【０００８】前述した静電破壊保護の動作において、こ
れらの金属配線２１，２２，２３は、任意の端子１１に
印加された任意の極性の静電パルスの放電経路となるた
め、放電を円滑に行わせるために可能な限り低抵抗とし
なければならない。
れらの金属配線２１，２２，２３は、任意の端子１１に
印加された任意の極性の静電パルスの放電経路となるた
め、放電を円滑に行わせるために可能な限り低抵抗とし
なければならない。
【０００９】
【発明が解決しようとする課題】半導体装置の必修信頼
性試験の１つにラッチアップ耐圧試験がある。ラッチア
ップ耐圧試験では、各々の端子に絶対最大定格電圧×
１．２Ｖ以上の電圧を印加してラッチアップ発生の有無
を調査する。上記電圧は絶対最大定格電圧が３．３Ｖで
ある場合に５．５Ｖ以上、絶対最大定格電圧が５．０Ｖ
である場合に８．４Ｖ以上である。
性試験の１つにラッチアップ耐圧試験がある。ラッチア
ップ耐圧試験では、各々の端子に絶対最大定格電圧×
１．２Ｖ以上の電圧を印加してラッチアップ発生の有無
を調査する。上記電圧は絶対最大定格電圧が３．３Ｖで
ある場合に５．５Ｖ以上、絶対最大定格電圧が５．０Ｖ
である場合に８．４Ｖ以上である。
【００１０】従来の半導体集積装置において上記のラッ
チアップ耐圧試験を行うと、図３（ａ）に示す端子１１
と接続されている。金属配線１３を介して図３（ｂ）に
示す金属配線２２に上記の電圧が与えられることとな
り、金属配線２２からは図３（ｂ）に示すような電界２
７が発生し、この電界２７によってＮ型拡散層１５とＮ
型拡散層１６の間のフィールド酸化膜２４の下部にチャ
ネルが発生して寄生ＭＯＳトランジスタ７１（７１ａ，
７１ｂ）として動作し、Ｎ型拡散層１６からＮ型拡散層
１５へリーク電流が流れ、ラッチアップ発生までの本来
の電源−電流動作が確認することができなかった。
チアップ耐圧試験を行うと、図３（ａ）に示す端子１１
と接続されている。金属配線１３を介して図３（ｂ）に
示す金属配線２２に上記の電圧が与えられることとな
り、金属配線２２からは図３（ｂ）に示すような電界２
７が発生し、この電界２７によってＮ型拡散層１５とＮ
型拡散層１６の間のフィールド酸化膜２４の下部にチャ
ネルが発生して寄生ＭＯＳトランジスタ７１（７１ａ，
７１ｂ）として動作し、Ｎ型拡散層１６からＮ型拡散層
１５へリーク電流が流れ、ラッチアップ発生までの本来
の電源−電流動作が確認することができなかった。
【００１１】またラッチアップ自動測定装置ではラッチ
アップ発生を電流値によって判断するが、上記寄生ＭＯ
Ｓトランジスタ７１によるリーク電流により、ラッチア
ップ発生を誤判定するという問題点があった。
アップ発生を電流値によって判断するが、上記寄生ＭＯ
Ｓトランジスタ７１によるリーク電流により、ラッチア
ップ発生を誤判定するという問題点があった。
【００１２】本発明の目的は、ラッチアップ測定時に静
電破壊保護素子において寄生ＭＯＳトランジスタによる
リーク電流が発生することを阻止した半導体装置を提供
することにある。
電破壊保護素子において寄生ＭＯＳトランジスタによる
リーク電流が発生することを阻止した半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、一の導電型の半導体基
板表面に、一の導電型とは異なる他の導電型の第１及び
第２の拡散層が第１のフィールド酸化膜を隔てて拡散さ
れ、さらに一の導電型の第３の拡散層が前記第２の拡散
層とは第２のフィールド酸化膜を隔てて拡散され、第１
の拡散層と第３の拡散層とは同電位に接続され、第２の
拡散層は配線を介してパッド端子に接続されている半導
体装置において、 前記第１のフィールド酸化膜上に前記
第２の拡散層に接続されている前記配線からの電界を遮
蔽する遮蔽板を設けたものである。
め、本発明に係る半導体装置は、一の導電型の半導体基
板表面に、一の導電型とは異なる他の導電型の第１及び
第２の拡散層が第１のフィールド酸化膜を隔てて拡散さ
れ、さらに一の導電型の第３の拡散層が前記第２の拡散
層とは第２のフィールド酸化膜を隔てて拡散され、第１
の拡散層と第３の拡散層とは同電位に接続され、第２の
拡散層は配線を介してパッド端子に接続されている半導
体装置において、 前記第１のフィールド酸化膜上に前記
第２の拡散層に接続されている前記配線からの電界を遮
蔽する遮蔽板を設けたものである。
【００１４】また前記遮蔽板は、第２の拡散層の配線と
第１の拡散層の配線との間に独立に設けられたものであ
る。
第１の拡散層の配線との間に独立に設けられたものであ
る。
【００１５】また前記遮蔽板は、第１の拡散層の配線と
接続されているものである。
接続されているものである。
【００１６】また前記複数の半導体装置は、共通放電線
で接続されたものである。
で接続されたものである。
【００１７】
【００１８】保護素子を構成する拡散層間のフィールド
酸化膜上部に金属配線又は多結晶シリコン配線が配置さ
れ、それら金属配線又は多結晶シリコン配線は低電位と
なっており、端子から入力される任意の極性の電位によ
り発生される電界を遮る。
酸化膜上部に金属配線又は多結晶シリコン配線が配置さ
れ、それら金属配線又は多結晶シリコン配線は低電位と
なっており、端子から入力される任意の極性の電位によ
り発生される電界を遮る。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２０】（実施形態１）図１（ａ）は本発明の実施
形態１に係る半導体集積装置を示す平面図である。図に
おいて、端子１１は金属配線１３によってＮ型拡散層１
６に接続されており、共通放電線１２は金属配線１４に
よってＮ型拡散層１５とＰ型拡散層１７に接続されてい
る。
形態１に係る半導体集積装置を示す平面図である。図に
おいて、端子１１は金属配線１３によってＮ型拡散層１
６に接続されており、共通放電線１２は金属配線１４に
よってＮ型拡散層１５とＰ型拡散層１７に接続されてい
る。
【００２１】図１（ｂ）は図１（ａ）のＡ−Ａ線断面図
である。ここで、金属配線２１，２３は共通放電線１２
に接続されている。共通放電線１２は本明細書の従来例
及び実施形態ではスクライブ配線としているが、特願平
５−１８８８０２号のようにＧＮＤ配線となることもあ
る。スクライブ配線１８は電源を与えるとＳＵＢレベル
となり、その電圧は約−１．５Ｖ〜−２Ｖであり、低電
圧となる。前述した、共通放電線に接続されている金属
配線２１及び金属配線２３は、電源を与えるとＳＵＢレ
ベルとなる。ここで、金属配線２１は、フィールド酸化
膜２４の上部を覆うように配置されている。金属配線２
２は端子１１と接続されており、ここは端子１１に印加
された任意の極性の電圧レベルとなる。
である。ここで、金属配線２１，２３は共通放電線１２
に接続されている。共通放電線１２は本明細書の従来例
及び実施形態ではスクライブ配線としているが、特願平
５−１８８８０２号のようにＧＮＤ配線となることもあ
る。スクライブ配線１８は電源を与えるとＳＵＢレベル
となり、その電圧は約−１．５Ｖ〜−２Ｖであり、低電
圧となる。前述した、共通放電線に接続されている金属
配線２１及び金属配線２３は、電源を与えるとＳＵＢレ
ベルとなる。ここで、金属配線２１は、フィールド酸化
膜２４の上部を覆うように配置されている。金属配線２
２は端子１１と接続されており、ここは端子１１に印加
された任意の極性の電圧レベルとなる。
【００２２】上記のような構成の静電破壊保護回路を備
える半導体装置において、ラッチアップ測定を行った場
合、金属配線２２に最大定格電圧以上の電圧が印加され
る。このとき発生する電界２７は図１（ｂ）に示すよう
にＳＵＢレベルとなっている金属配線２１によって遮ら
れるため、フィールド酸化膜２４の下部には、この電界
２７が起因となってチャネルは発生せず、寄生ＭＯＳト
ランジスタによるリーク電流が発生することはない。
える半導体装置において、ラッチアップ測定を行った場
合、金属配線２２に最大定格電圧以上の電圧が印加され
る。このとき発生する電界２７は図１（ｂ）に示すよう
にＳＵＢレベルとなっている金属配線２１によって遮ら
れるため、フィールド酸化膜２４の下部には、この電界
２７が起因となってチャネルは発生せず、寄生ＭＯＳト
ランジスタによるリーク電流が発生することはない。
【００２３】ここで保護素子ではない内部回路に関して
述べると、端子１１が入出力パッドの場合、内部回路の
電源電圧はラッチアップの測定方法に定められている最
大定格電圧となっているため、前述の理由による寄生Ｍ
ＯＳトランジスタによるリーク電流は発生しない。端子
１１が電源の場合は最大定格電圧以上の電圧が内部回路
に供給される。よって内部回路のＮ型拡散層間隔が、保
護素子におけるＮ型拡散層と同等以下であれば、前述の
寄生ＭＯＳトランジスタによるリーク電流が発生する。
述べると、端子１１が入出力パッドの場合、内部回路の
電源電圧はラッチアップの測定方法に定められている最
大定格電圧となっているため、前述の理由による寄生Ｍ
ＯＳトランジスタによるリーク電流は発生しない。端子
１１が電源の場合は最大定格電圧以上の電圧が内部回路
に供給される。よって内部回路のＮ型拡散層間隔が、保
護素子におけるＮ型拡散層と同等以下であれば、前述の
寄生ＭＯＳトランジスタによるリーク電流が発生する。
【００２４】（実施形態２）図２（ａ）は本発明の実施
形態２に係る半導体装置を示す平面図で、図１（ｂ）は
図１（ａ）のＡ−Ａ線断面図である。図において多結晶
シリコン配線３１はＧＮＤ電位とし、フィールド酸化膜
２４を覆い、金属配線２２からの電界２７を遮って寄生
ＭＯＳトランジスタの発生を防止している。
形態２に係る半導体装置を示す平面図で、図１（ｂ）は
図１（ａ）のＡ−Ａ線断面図である。図において多結晶
シリコン配線３１はＧＮＤ電位とし、フィールド酸化膜
２４を覆い、金属配線２２からの電界２７を遮って寄生
ＭＯＳトランジスタの発生を防止している。
【００２５】本実施形態によれば、Ｎ型拡散層１５，１
６及びＰ型拡散層１７に接続する金属配線２１，２２，
２３の幅が等しくできるため、放電経路における抵抗の
ばらつきをなくすことができるという利点を有してい
る。
６及びＰ型拡散層１７に接続する金属配線２１，２２，
２３の幅が等しくできるため、放電経路における抵抗の
ばらつきをなくすことができるという利点を有してい
る。
【００２６】
【発明の効果】以上説明したように本発明によれば、静
電破壊保護回路を備える半導体装置において、電圧クラ
ンプ素子を構成するＮ型拡散層間のフィールド酸化膜上
に、ＧＮＤ電位又はＳＵＢ電位となっている金属配線又
は多結晶シリコン配線を配置するため、端子から入力さ
れる任意の極性の電位により発生される電界を遮り、寄
生ＭＯＳトランジスタの動作を防止することができ、さ
らにリーク電流を防止することによってラッチアップ測
定時に本来の電源−電流動作を確認することができる。
またラッチアップ自動測定装置においてラッチアップ発
生の誤判定を防止することができる。
電破壊保護回路を備える半導体装置において、電圧クラ
ンプ素子を構成するＮ型拡散層間のフィールド酸化膜上
に、ＧＮＤ電位又はＳＵＢ電位となっている金属配線又
は多結晶シリコン配線を配置するため、端子から入力さ
れる任意の極性の電位により発生される電界を遮り、寄
生ＭＯＳトランジスタの動作を防止することができ、さ
らにリーク電流を防止することによってラッチアップ測
定時に本来の電源−電流動作を確認することができる。
またラッチアップ自動測定装置においてラッチアップ発
生の誤判定を防止することができる。
【図１】（ａ）は本発明の実施形態１に係る半導体装置
を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ線断面図で
ある。
を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ線断面図で
ある。
【図２】（ａ）は本発明の実施形態２に係る半導体装置
を示す平面図、（ｂ）は図２（ａ）のＡ−Ａ線断面図で
ある。
を示す平面図、（ｂ）は図２（ａ）のＡ−Ａ線断面図で
ある。
【図３】（ａ）は従来例に係る半導体装置を示す平面
図、（ｂ）は図３（ａ）のＡ−Ａ線断面図である。
図、（ｂ）は図３（ａ）のＡ−Ａ線断面図である。
【図４】図３に示した保護素子の回路動作を説明するた
めのブロック図である。
めのブロック図である。
１１ 端子（パッド） １２ 共通放電線 １３，１４，２１，２２，２３ 金属配線 １５，１６ Ｎ型拡散層 １７ Ｐ型拡散層 １８ スクライブ配線 ２４，２５ フィールド酸化膜 ２６ 基板 ３１ 多結晶シリコン配線 ７１ 電圧クランプ素子 ７２ ダイオード素子 ７３ 内部回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】 一の導電型の半導体基板表面に、一の導
電型とは異なる他の導電型の第１及び第２の拡散層が第
１のフィールド酸化膜を隔てて拡散され、さらに一の導
電型の第３の拡散層が前記第２の拡散層とは第２のフィ
ールド酸化膜を隔てて拡散され、第１の拡散層と第３の
拡散層とは同電位に接続され、第２の拡散層は配線を介
してパッド端子に接続されている半導体装置において、 前記第１のフィールド酸化膜上に前記第２の拡散層に接
続されている前記配線からの電界を遮蔽する遮蔽板を設
けたものである ことを特徴とする半導体装置。 - 【請求項２】 前記遮蔽板は、第２の拡散層の配線と第
１の拡散層の配線との間に独立に設けられたものである
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記遮蔽板は、第１の拡散層の配線に接
続されているものであることを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】 前記複数の半導体装置は、共通放電線で
接続されたものであることを特徴とする請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07194705A JP3116778B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07194705A JP3116778B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945863A JPH0945863A (ja) | 1997-02-14 |
| JP3116778B2 true JP3116778B2 (ja) | 2000-12-11 |
Family
ID=16328894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07194705A Expired - Fee Related JP3116778B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116778B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694394B1 (ko) * | 2000-06-29 | 2007-03-12 | 주식회사 하이닉스반도체 | 정전기 보호회로의 형성방법 |
-
1995
- 1995-07-31 JP JP07194705A patent/JP3116778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945863A (ja) | 1997-02-14 |
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