JPH08275375A - 静電放電保護回路およびこれを備えた集積回路装置 - Google Patents

静電放電保護回路およびこれを備えた集積回路装置

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JPH08275375A
JPH08275375A JP7175606A JP17560695A JPH08275375A JP H08275375 A JPH08275375 A JP H08275375A JP 7175606 A JP7175606 A JP 7175606A JP 17560695 A JP17560695 A JP 17560695A JP H08275375 A JPH08275375 A JP H08275375A
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Douglas B Butler
ビイ．バトラー ダグラス
Jon A Faue
アレン ファウ ジョン
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Abstract

(57)【要約】 【目的】 比較的大きな容量性の回路ノードを静電放電
から保護することができ、容易に作成することができる
静電放電保護回路を提供する。 【構成】 静電放電保護回路は、トランジスタ６２によ
って構成されている。トランジスタ６２は、Ｖcc入力ピ
ンとＶss入力ピンとの間に選択的に接続されている。キ
ャパシタ要素７０は、Ｖccピンをトランジスタ６２のゲ
ートに接続し、トランジスタ６２をオン状態とすること
により、トランジスタ６２を介して静電放電電流をＶss
へ逃がす。抵抗要素７２は、Ｖssピンをトランジスタ６
２のゲートに接続し、放電が行われた後にトランジスタ
６２をオフ状態とする。キャパシタ要素７０と抵抗要素
７２の時定数は、人体モデルのＥＳＤテスト回路に比較
して大きく、集積回路装置の回路ノードでの典型的な立
ち上がり時間よりは小さくなるように選択される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路装置を静電放電
("ESD"(electrostatic discharge))から保護するための
静電放電保護回路およびこれを備えた集積回路装置に係
り、特に、外部端子のＶccピンおよびＶssピンのような
比較的大きな容量性の回路ノードの間に単一のトランジ
スタを接続した静電放電保護回路およびこれを備えた集
積回路装置に関する。
【０００２】
【従来の技術】半導体装置、特に集積回路装置は、その
性質上、静電放電によってもたらされるダメージに弱
く、２ＫＶ程度あるいはそれ以上の大きな静電放電によ
って装置の性能が低下したり、ダメージを受けてしま
う。特に、ＭＯＳ(Metal Oxide Semiconductor) 型の電
界効果トランジスタ("MOSFET";以下、ＭＯＳ型トランジ
スタという）や薄膜ゲート酸化膜あるいは浅い接合を利
用したキャパシタを有する集積回路装置は静電放電に弱
い。また、比較的静電放電に強いバイポーラ回路装置で
あっても、大きな静電放電があるとダメージを受けて電
気的性質が変化してしまい、その信頼性が低下してしま
う。ところが一方、半導体装置や半導体取扱装置を扱う
人間は、湿度が低い環境であれば時として１０ＫＶを超
える静電ポテンシャルを持ち得る。そこで、半導体装置
などの製造や取り扱いあるいは輸送に当たっては、静電
放電から半導体装置を保護するための種々の方法が採ら
れている。
【０００３】その１つの方法として、集積回路装置に入
力保護ネットワークやその他の出力保護回路を設ける方
法がある。これら入力保護ネットワークなどについて、
図２に示した集積回路装置１２を具体例とし、ＥＳＤテ
ストシステム１０による人体モデルのＥＳＤテストを説
明する。
【０００４】集積回路装置１２は、データ入出力ピンＤ
Ｑｌ〜ＤＱ８として示された多くの入出力(I/O) ピン１
４を持つメモリ装置である。更に集積回路装置１２は、
負論理の書き込み許可信号("／ＷＥ")、ローアドレス選
択信号("／ＲＡＳ")、カラムアドレス選択信号("／ＣＡ
Ｓ")および出力許可信号("／ＯＥ")に対応した多くの制
御入力ピン１６を備えている。
【０００５】集積回路装置１２は、アドレスピンまたは
端子Ａ０〜Ａ９に対応して、更に多くの入力ピン１８を
備えている。これらアドレスピンや端子Ａ０〜Ａ９は、
アドレスバスに接続して、集積回路装置１２のメモリア
レイの特定の位置をアクセスするために用いられる。電
力を集積回路装置１２へ供給するための多くの回路ノー
ド（または外部端子，入力ピン）は、Ｖccピン２０およ
びＶssピン２２として示され、それらの１つ以上は、低
ノイズ高速動作が可能なように設けられている。典型的
な集積回路装置では、Ｖccピン２０には約＋５Ｖの電圧
が加えられ、Ｖssピン２２は、集積回路装置の接地レベ
ルに接続されている。
【０００６】この集積回路装置１２についてＥＳＤテス
トシステム１０により人体モデルのＥＳＤテストを行う
に当たっては、１００ピコファラッド("ｐＦ")のキャパ
シタ要素２４がテスト電圧まで充電され、テスト線２８
で接続された集積回路装置１２のテストピン（例えばＶ
ccピン２０）に対し、１５ｋΩの抵抗要素２６を介して
放電される。通常、供給電圧のばらつきはそれほど即時
的なものではなく、普通、数百ミリ秒の間に起こる。
【０００７】図３は、図２に示した集積回路装置１２の
入力ピン１８および入出力ピン１４の一方または他方の
それぞれを静電放電から保護する入力保護ネットワーク
３１の回路構成を表すものである。この入力保護ネット
ワーク３１は、集積回路装置１２の回路要素を含む半導
体基板設計の一部として組み入れられており、入力ピン
３２（すなわち集積回路装置１２の入力ピン１８および
入出力ピン１４の一方または他方のそれぞれ）に接続さ
れている。通常、入力保護ネットワーク３１は、ダイオ
ード３８，４０と、一対の抵抗３４，３６とから構成さ
れている。図３に示したような典型的な入力保護ネット
ワーク３１では、ダイオード３８のカソードは集積回路
装置１２のＶccピンに接続され、そのアノードは、回路
ノード３５でダイオード４０のカソードに接続されてい
る。一方、ダイオード４０のアノードは、集積回路装置
１２のＶssピンに接続されている。抵抗３４は、回路ノ
ード３５を入力ピン３２に接続し、抵抗３６は、回路ノ
ード３５を集積回路装置１２の関係する入力回路に接続
している。
【０００８】図４は、図２に示した集積回路装置１２の
入出力ピン１４の他方または一方のそれぞれを静電放電
から保護する出力保護回路４１の回路構成を表すもので
ある。この出力保護回路４１も、集積回路装置１２の回
路要素を含む半導体基板設計の一部として組み入れられ
ており、出力ピン４２（すなわち集積回路装置１２の入
出力ピン１４の他方または一方のそれぞれ）に接続され
た回路ノードを間に持つ一対のダイオード４６，４８か
ら構成されている。ダイオード４６のカソードは、集積
回路装置１２のＶccピンに接続され、そのアノードは、
回路ノードでダイオード４８のカソードに接続されてい
る。一方、ダイオード４８のアノードは、集積回路装置
１２のＶssピンへ接続されている。出力ピン４２は、回
路ノードを介して集積回路装置１２の出力回路に接続さ
れている。
【０００９】図３に示した入力保護ネットワーク３１の
ダイオード３８，４０および図４に示した出力保護回路
４１のダイオード４６，４８のブレークダウン電圧は、
それらが電気的に接続されている他のどの回路要素より
も低く設定されており、それらの回路より先にブレーク
ダウンを起こすようになっている。なお、入力保護ネッ
トワーク３１または出力保護回路４１が用いられる集積
回路装置１２の入力ピン１８と入出力ピン１４は、集積
回路装置１２が典型的なメモリ用集積回路装置である場
合には、集積回路装置１２内部の比較的少数の回路要素
に接続されていることに注意すべきである。
【００１０】図５は、図２に示した集積回路装置１２の
Ｖccピン２０およびＶssピン２２のそれぞれを静電放電
から保護する過電圧入力保護回路５０の回路構成を表す
ものである。この過電圧入力保護回路５０は、直列に接
続された複数のツェナーダイオード５２ａ，５２ｂ〜５
２ｎから構成されており、第１のツェナーダイオード５
２ａのカソードがＶccピン２０に接続され、最後のツェ
ナーダイオード５２ｎのアノードがＶssピン２２に接続
されている。なお、集積回路装置１２のＶccピン２０
は、アドレス入力ピン１８や入出力ピン１４と異なり集
積回路装置１２内部の多くの回路要素と接続されてい
る。
【００１１】
【発明が解決しようとする課題】しかしながら、集積回
路装置１２を構成する酸化膜が薄くなり接合が浅くなる
につれて、集積回路装置１２に入力保護ネットワーク３
１，出力保護回路４１または過電圧入力保護回路５０に
よるブレークダウン機構を設けることが困難になってき
ているという問題がある。
【００１２】また、電力ピン（Ｖccピン２０およびＶss
ピン２２）は、入力ピン１８や入出力ピン１４と異なり
集積回路装置１２内部の多くの回路要素と接続されてい
るので、それらの回路要素の幾つかまたは多くは、過電
圧入力保護回路５０が所定の保護を行う前にブレークダ
ウンを起してしまう可能性がある。ブレークダウンが起
きると、集積回路装置１２内部の回路要素は、加わった
静電放電による比較的大きな電圧を許容するように設計
されていないので、ダメージを受けてしまう。ブレーク
ダウンを起こさないようにするには、過電圧入力保護回
路５０のブレークダウン電圧を他の回路要素よりも低く
しなければならず、その結果、必然的にＶccピン２０に
対する静電放電の保護が不十分なものなってしまい、他
の回路要素のブレークダウン電圧を大きくするために他
の回路設計にしわ寄せがいくという問題がある。
【００１３】従って、一般的に知られていることである
が、これまで従来の集積回路装置の入出力に対して適切
な保護を行い、特に、Ｖcc電圧やＶss電圧を入力させる
ためのピンのような大きな容量性を持つ回路ノードに対
して適切な保護を行うことのできる装置の構成はなかっ
た。更に、線形回路網について言えば、従来の入力保護
ネットワーク３１などは、正常な回路動作に干渉する可
能性があるという問題もあった。
【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、比較的大きな容量性の回路ノードを
静電放電から保護することができると共に、容易に作成
することができる静電放電保護回路およびそれを備えた
集積回路装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の静電放電保護回
路は、少なくとも第１の回路ノードと第２の回路ノード
とを有する集積回路装置のための静電放電保護回路であ
って、第１の回路ノードと第２の回路ノードとにそれぞ
れ接続され、制御端子に制御信号が加えられたときにそ
の制御信号に応答して第１の回路ノードを第２の回路ノ
ードに接続する第１の状態と、制御信号が加えられない
ときに第１の回路ノードを第２の回路ノードから分離す
る第２の状態とを切り替えることができる切替分流手段
と、第１の回路ノードに接続され、前記切替分流手段の
制御端子に制御信号を供給して、前記切替分流手段を第
１の状態とする制御信号供給手段と、第２の回路ノード
に接続され、前記切替分流手段の制御端子から制御信号
を除去して前記切替分流手段を第２の状態とする制御信
号除去手段とを備えている。
【００１６】本発明の静電放電保護回路は、切替分流手
段をスイッチ装置によって構成することもできる。この
スイッチ装置は、ＮチャンネルＭＯＳ型トランジスタな
どのトランジスタによって構成することもできる。
【００１７】本発明の静電放電保護回路は、制御信号供
給手段を集積回路キャパシタなどのキャパシタ要素よっ
て構成することもでき、制御信号除去手段を集積回路抵
抗などの抵抗要素によって構成することもできる。
【００１８】本発明の静電放電保護回路は、制御信号供
給手段と制御信号除去手段が、人体モデルのＥＳＤテス
ト設定の時定数よりも大きい時定数を持つように構成す
ることもできる。また、制御信号供給手段と制御信号除
去手段が、通常の集積回路装置の動作で第１の回路ノー
ドに加えられるＶssレベルの電圧に対する時定数よりも
小さい時定数を持つように構成することもできる。
【００１９】本発明の静電放電保護回路は、切替分流手
段が、集積回路装置の他の要素のブレークダウン電圧よ
りも低いレベルの電圧を制御するのに十分なコンダクタ
ンスを、第１の回路ノードと第２の回路ノードとの間に
有するように構成することもできる。
【００２０】本発明の静電放電保護回路は、回路ノード
を比較的大きな容量性の回路ノード、特にＶcc入力ピン
およびＶss入力ピンで構成した集積回路装置に対して適
用することもできる。
【００２１】また、本発明の集積回路装置は、少なくと
も第１の回路ノードおよび第２の回路ノードを有する集
積回路装置であって、本発明の静電放電保護回路を備え
ている。
【００２２】
【作用】本発明の静電放電保護回路は、集積回路装置の
第１の回路ノードと第２の回路ノードとを切替分流手段
によって接続している。ここで、第１の回路ノードに印
加されている電圧が上昇すると、第１の回路ノードと切
替分流手段の制御端子とを接続する制御信号供給手段
が、切替分流手段の制御端子に制御信号を供給する。こ
れにより、切替分流手段は、その制御信号に応答して第
１の回路ノードを第２の回路ノードに接続し、第１の回
路ノードの電圧の上昇を制御する。また、第２の回路ノ
ードと切替分流手段の制御端子とを接続する制御信号除
去手段は、切替分流手段の制御端子から制御信号を除去
する。これにより、切替分流手段は、制御端子に制御信
号が加えられない状態となり、第１の回路ノードを第２
の回路ノードから分離する。
【００２３】特に、切替分流手段をＮチャンネルＭＯＳ
型トランジスタなどのスイッチ装置によって構成した場
合は、第１の回路ノードに印加されている電圧が上昇す
ると、制御信号供給手段がＮチャンネルＭＯＳ型トラン
ジスタをオン状態とし、第１の回路ノードを第２の回路
ノードに接続して、第１の回路ノードの電圧の上昇を制
御する。また、制御信号除去手段は、ＮチャンネルＭＯ
Ｓ型トランジスタをオフ状態とし、第１の回路ノードを
第２の回路ノードから分離する。
【００２４】また、制御信号供給手段と制御信号除去手
段の時定数を、人体モデルのＥＳＤテスト設定の時定数
よりも大きくなるように構成し、集積回路装置の回路ノ
ードでの典型的な立ち上がり時間より小さくなるように
構成した場合は、静電放電電流は、制御信号除去手段が
切替分流手段を第２の状態とする前に、切替分流手段を
介して放電される。その後、切替分流手段は、第２の状
態に切り換えられ、供給電圧の揺らぎがあっても、通常
動作の間その状態に保持される。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００２６】図１は本発明の一実施例に係る静電放電保
護回路６０の回路構成を表すものである。この静電放電
保護回路６０は、集積回路装置６１の他の回路要素と同
一基板に集積されている。なお、集積回路装置６１は、
例えば図２に示した集積回路装置１２と同一の構成を有
しており、図１においてはそのアウトラインのみを破線
で示してある。
【００２７】静電放電保護回路６０は、その直接関連す
る構成要素としてトランジスタ６２を備えている。この
トランジスタ６２は、例えばＮチャネルＭＯＳ型トラン
ジスタ(MOSFET)などの電界効果トランジスタにより構成
されている。トランジスタ６２は、Ｖccに接続した端子
（または回路ノード）６４とＶssに接続した端子（また
は回路ノード）６６との間に設けられたスイッチ装置ま
たは切替分流手段として機能する。ここで、Ｖccは、例
えば集積回路装置６１の第１の回路ノード（または第１
の外部端子，第１の入力端子）としてのＶccピンであ
り、Ｖssは、例えば集積回路装置６１の第２の回路ノー
ド（または第２の外部端子，第２の入力端子）としての
Ｖssピンである。好ましい実施例では、トランジスタ６
２のチャネル幅は２，０００ミクロンで、チャネル長は
１．２ミクロンである。トランジスタ６２のゲートは端
子（または回路ノード）６８に示されている。
【００２８】静電放電保護回路６０は、端子６４を端子
６８に接続するキャパシタ要素７０も備えている。好ま
しい実施例では、キャパシタ要素７０は、従来の集積回
路装置に用いられているもので、ポリシリコン膜の間に
二酸化シリコン膜を挟んだ３層膜（ポリシリコン膜／二
酸化シリコン膜／ポリシリコン膜の３層膜）からなる集
積回路キャパシタであり、好ましくは約２５ｐＦの容量
を持っている。静電放電保護回路６０は、更に、端子６
６を端子６８に接続する抵抗要素７２を有している。好
ましい実施例では、抵抗要素７２は、従来の集積回路装
置に用いられている集積回路抵抗であって、例えばポリ
シリコンによって形成されており、好ましくは約２０Ｋ
Ωの抵抗値を持っている。
【００２９】このような構成を有する本実施例の静電放
電保護回路６０は、動作中に、静電放電が印加され集積
回路装置のＶccピンの電圧が急激に上昇すると、キャパ
シタ要素７０が端子６８でトランジスタ６２のゲートを
ハイレベルとする。これにより、トランジスタ６２はオ
ン状態とされ、ＶccをＶssへ接続する。従って、トラン
ジスタ６２を介して静電放電電流が放電され、Ｖcc電圧
が制限される。トランジスタ６２を介して静電放電電流
が放電された後は、抵抗要素７２が端子６８でトランジ
スタ６２のゲートを回路接地レベルへ落とし、トランジ
スタ６２がオフ状態とされる。これにより、ＶccはＶss
から切断される。
【００３０】なお、キャパシタ要素７０，抵抗要素７２
およびトランジスタ６２のコンダクタンスの値を決める
に当たって、それらの値は、キャパシタ要素７０と抵抗
要素７２の時定数が、図２に示したＥＳＤテストシステ
ム１０の１００ｐＦのキャパシタ要素２４と１．５ｋΩ
の抵抗要素２６の時定数よりも大きくなるように設定さ
れる。更に、静電放電保護回路６０のキャパシタ要素７
０と抵抗要素７２の時定数は、実際のシステムへの応用
におけるＶccの立ち上がり時間よりは小さくなければな
らない。実際のシステムでは、数１００ミリ秒の供給電
圧のゆらぎがある。トランジスタ６２のコンダクタンス
は、集積回路基板上のどの回路のブレークダウン電圧よ
りも低くＶccを保つように設定される。
【００３１】このように本実施例の静電放電保護回路６
０によれば、集積回路装置６１のＶccピンとＶssピンと
にそれぞれ接続されたトランジスタ６２と、Ｖccピンの
電圧が上昇したときにトランジスタ６２をオン状態とす
るキャパシタ要素７０と、トランジスタ６２をオフ状態
とする抵抗要素７２とを備えるように構成したので、極
めて容易に作成することができると共に、簡単な構成で
確実に回路ノードを静電放電から保護することができ
る。
【００３２】また、本実施例の静電放電保護回路６０に
よれば、ＶccピンやＶssピンのような比較的大きな容量
性を持つ回路ノードであっても、適切な保護を行うこと
ができる。
【００３３】更に、本実施例の静電放電保護回路６０に
よれば、集積回路装置６１の正常な回路動作を干渉する
こともない。
【００３４】以上、実施例をあげて説明したが、本発明
はこれに限るものではなく、種々の変形が可能である。
例えば、上記実施例では、静電放電保護回路６０により
集積回路装置６１のＶccピンとＶssピンを静電放電から
保護する場合についてのみ説明したが、本発明の静電放
電保護回路６０はＶccピン，Ｖssピン以外の比較的大き
な容量の回路ノードにも同様に適用することができる。
【００３５】また、上記実施例では、静電放電保護回路
６０を集積回路装置６１（すなわち図２に示した集積回
路装置１２）に用いる場合についてのみ説明したが、集
積回路装置６１以外の種々の集積回路装置にも広く適用
することができる。
【００３６】
【発明の効果】以上説明したように、本発明の静電放電
保護回路によれば、第１の回路ノードを第２の回路ノー
ドに接続する第１の状態と第１の回路ノードを第２の回
路ノードから分離する第２の状態とを切り替えることが
できる切替分流手段と、切替分流手段を第１の状態とす
る制御信号供給手段と、切替分流手段を第２の状態とす
る制御信号除去手段とを備えるように構成したので、極
めて容易に作成することができると共に、簡単な構成で
確実に回路ノードを静電放電から保護することができる
という効果を奏する。
【００３７】また、本発明の静電放電保護回路によれ
ば、ＶccピンやＶssピンのような比較的大きな容量性を
持つ回路ノードであっても、適切な保護を行うことがで
きるという効果を奏する。更に、集積回路装置の回路動
作への干渉がなく、正常な回路動作を確保することがで
きるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例に係る静電放電保護回路の構
成を表す回路図である。
【図２】メモリ装置のような集積回路装置のための人体
モデルＥＳＤテストシステムを示す概略図であり、回路
の接地レベルに接続された集積回路装置のＶssピンと共
に、キャパシタのテスト電圧が抵抗を介してテストピン
に放電されることを示している。
【図３】集積回路装置の入力ピンを静電放電から保護す
るための従来の入力保護ネットワークの構成を表す回路
図である。
【図３】集積回路装置の出力ピンを静電放電から保護す
るための従来の出力保護回路の構成を表す回路図であ
る。
【図４】集積回路装置の電圧ピンを静電放電から保護す
るための従来の過電圧入力保護回路の構成を表す回路図
である。
【符号の説明】
１０ 人体モデルのＥＳＤテストシステム １２，６１ 集積回路装置 ２０ Ｖccピン（第１の回路ノード，第１の外部端子，
第１の入力端子） ２２ Ｖssピン（第２の回路ノード，第２の外部端子，
第２の入力端子） ６０ 静電放電保護回路 ６２ トランジスタ ７０ キャパシタ要素 ７２ 抵抗要素
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例に係わる静電放電保護回路の
構成を表す回路図である。
【図２】メモリ装置のような集積回路装置のための人体
モデルＥＳＤテストシステムを示す概略図であり、回路
の接地レベルに接続された集積回路装置のＶｓｓピンと
共に、キャパシタのテスト電圧が抵抗を介してテストピ
ンに放電されることを示している。
【図３】集積回路装置の入力ピンを静電放電から保護す
るための従来の入力保護ネッ卜ワークの構成を表す回路
図である。
【図４】集積回路装置の出力ピンを静電放電から保護す
るための従来の出力保護回路の構成を表す回路図であ
る。
【図５】集積回路装置の電圧ピンを静電放電から保護す
るための従来の過電圧入力保護回路の構成を表す回路図
である。
【符号の説明】 １０ 人体モデルのＥＳＤテストシステム １２，６１ 集積回路装置 ２０ Ｖｃｃピン（第１の回路ノード，第１の外部端
子，第１の入力端子） ２２ Ｖｓｓピン（第２の回路ノード，第２の外部端
子，第２の入力端子） ６０ 静電放電保護回路 ６２ トランジスタ ７０ キャパシタ要素 ７２ 抵抗要素
フロントページの続き (72)発明者 ダグラス ビイ．バトラー アメリカ合衆国 コロラド州 80919 コ ロラドスプリングス，ポイント オブ ザ パインス ドライブ 935 (72)発明者 ジョン アレン ファウ アメリカ合衆国 コロラド州 80908 コ ロラドスプリングス，グライダー ループ 9480

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも第１の回路ノードと第２の回
    路ノードとを有する集積回路装置のための静電放電保護
    回路であって、 第１の回路ノードと第２の回路ノードとにそれぞれ接続
    され、制御端子に制御信号が加えられたときにその制御
    信号に応答して第１の回路ノードを第２の回路ノードに
    接続する第１の状態と、制御信号が加えられないときに
    第１の回路ノードを第２の回路ノードから分離する第２
    の状態とを切り替えることができる切替分流手段と、 第１の回路ノードに接続され、前記切替分流手段の制御
    端子に制御信号を供給して、前記切替分流手段を第１の
    状態とする制御信号供給手段と、 第２の回路ノードに接続され、前記切替分流手段の制御
    端子から制御信号を除去して前記切替分流手段を第２の
    状態とする制御信号除去手段とを備えたことを特徴とす
    る静電放電保護回路。
  2. 【請求項２】 前記切替分流手段は、制御端子と、第１
    の回路ノードに接続された第１の端子と、第２の回路ノ
    ードに接続された第２の端子とを有するスイッチ装置で
    あることを特徴とする請求項１記載の静電放電保護回
    路。
  3. 【請求項３】 前記スイッチ装置は、トランジスタによ
    って構成されてなることを特徴とする請求項２記載の静
    電放電保護回路。
  4. 【請求項４】 前記トランジスタは、電界効果トランジ
    スタであることを特徴とする請求項３記載の静電放電保
    護回路。
  5. 【請求項５】 前記電界効果トランジスタは、Ｎチャネ
    ルＭＯＳ型トランジスタであることを特徴とする請求項
    ４記載の静電放電保護回路。
  6. 【請求項６】 前記電界効果トランジスタは、前記集積
    回路装置に集積されていることを特徴とする請求項４記
    載の静電放電保護回路。
  7. 【請求項７】 前記第１の端子は前記電界効果トランジ
    スタのドレインであり、前記第２の端子は前記電界効果
    トランジスタのソースであり、前記制御端子は前記電界
    効果トランジスタのゲートであることを特徴とする請求
    項４記載の静電放電保護回路。
  8. 【請求項８】 前記制御信号供給手段は、キャパシタ要
    素であることを特徴とする請求項１記載の静電放電保護
    回路。
  9. 【請求項９】 前記キャパシタ要素は、集積回路キャパ
    シタであることを特徴とする請求項８記載の静電放電保
    護回路。
  10. 【請求項１０】 前記集積回路キャパシタは、二酸化シ
    リコンの誘電体を挟んで形成されたポリシリコン板であ
    ることを特徴とする請求項９記載の静電放電保護回路。
  11. 【請求項１１】 前記キャパシタ要素の容量は、略２５
    ｐＦであることを特徴とする請求項８記載の静電放電保
    護回路。
  12. 【請求項１２】 前記制御信号除去手段は、抵抗要素で
    あることを特徴とする請求項１記載の静電放電保護回
    路。
  13. 【請求項１３】 前記抵抗要素は、集積回路抵抗である
    ことを特徴とする請求項１２記載の静電放電保護回路。
  14. 【請求項１４】 前記集積回路抵抗は、ポリシリコン要
    素であることを特徴とする請求項１３記載の静電放電保
    護回路。
  15. 【請求項１５】 前記抵抗要素の抵抗は、略２０ＫΩで
    あることを特徴とする請求項１２記載の静電放電保護回
    路。
  16. 【請求項１６】 前記制御信号供給手段と前記制御信号
    除去手段は、人体モデルのＥＳＤテスト設定の時定数よ
    りも大きい時定数を持つことを特徴とする請求項１記載
    の静電放電保護回路。
  17. 【請求項１７】 前記制御信号供給手段と前記制御信号
    除去手段は、通常の集積回路装置の動作で第１の回路ノ
    ードに加えられるＶccレベルの電圧に対する時定数より
    も小さい時定数を持つことを特徴とする請求項１記載の
    静電放電保護回路。
  18. 【請求項１８】 前記切替分流手段は、前記集積回路装
    置の他の要素のブレークダウン電圧よりも低いレベルの
    電圧を制御するのに十分なコンダクタンスを、第１の回
    路ノードと第２の回路ノードとの間に有することを特徴
    とする請求項１記載の静電放電保護回路。
  19. 【請求項１９】 前記第１の回路ノードは第１の外部端
    子であり、前記第２の回路ノードは第２の外部端子であ
    ることを特徴とする請求項１記載の静電放電保護回路。
  20. 【請求項２０】 前記第１の回路ノードは第１の入力端
    子であり、前記第２の回路ノードは第２の入力端子であ
    ることを特徴とする請求項１記載の静電放電保護回路。
  21. 【請求項２１】 前記第１の回路ノードは、Ｖcc入力ピ
    ンであることを特徴とする請求項１記載の静電放電保護
    回路。
  22. 【請求項２２】 前記第２の回路ノードは、Ｖss入力ピ
    ンであることを特徴とする請求項１記載の静電放電保護
    回路。
  23. 【請求項２３】 少なくとも第１の回路ノードおよび第
    ２の回路ノードを有する集積回路装置であって、請求項
    １乃至２２のいずれか１に記載の静電放電保護回路を備
    えたことを特徴とする集積回路装置。
JP7175606A 1994-08-16 1995-06-20 静電放電保護回路およびこれを備えた集積回路装置 Pending JPH08275375A (ja)

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