DE102004050767A1

DE102004050767A1 - Integrierte Schaltung in Smart-Power-Technologie

Info

Publication number: DE102004050767A1
Application number: DE102004050767A
Authority: DE
Inventors: Wolfgang Wilkening
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2004-10-16
Filing date: 2004-10-16
Publication date: 2006-04-20
Also published as: US20080116519A1; CN101040380A; JP2008517452A; EP1803156A1; WO2006040211A1

Abstract

Die Erfindung betrifft eine integrierte Schaltung in Smart-Power-Technologie, insbesondere zur Verwendung im Automobilbereich, die mindestens aufweist: DOLLAR A Hochvoltanschlüsse (a1, a2) zum Anschluss an eine Hochvoltspannung (U¶H¶), eine smarte Schaltungseinrichtung (3) mit Niedervolt-Bauelementen und eine zwischen den Hochvoltanschlüssen (a1, a2) geschaltete ESD-Schutzschaltung (4), die einen mit seiner Source (S) und seinem Drain (D) an die Hochvoltanschlüsse (a1, a2) angeschlossenen MOSFET (T1) aufweist, dessen Gate (G) über einen Widerstand (Rg) mit seiner Source (S) verbunden ist, DOLLAR A wobei der Gatewiderstand (Rg) aus polykristallinem Silizium ausgebildet ist. DOLLAR A Erfindungsgemäß kann durch Einsatz des Poly-Widerstandes als Gatewiderstand (Rg) eine hohe ESD-Festigkeit bei relativ geringem Flächeneinsatz bzw. geringen Kosten erreicht werden. DOLLAR A Vorteilhafterweise kann zwischen Source (S) und Gate (G) sowie zwischen Gate (G) und Drain (D) des MOSFETs (T1) jeweils in Sperrrichtung eine Schutzdiode (D1, D2) geschaltet sein, die oberhalb der Versorgungsspannung (U¶H¶) sperrt.

Description

Die Erfindung betrifft eine integrierte Schaltung in Smart-Power-Technologie.
Derartige Smart-Power-Schaltungen enthalten Treiber oder eine Endstufe, in denen Ströme von einigen Ampere geschaltet werden, und so genannte smarte Schaltungsteile, die für Ströme von einigen Mikro- bis Milli-Ampere ausgelegt sind. Sie werden insbesondere in Automobilanwendungen in einem Spannungsbereich von 40 bis 60 V eingesetzt.
Die Bauelemente der smarten Schaltungsteile sind in der Smart-Power-Technologie gegenüber dem Substrat über PN- oder NP-Übergänge mit hohen Durchbruchsspannungen isoliert. Hierbei kann z. B. bei N-Kanal-MOSFETs unterhalb einer als Body-Anschluss dienenden P-Wanne eine tiefliegende N-Wanne, z. B. deep N-Well oder N-Epi, auf einem P-Substrat realisiert werden, die den Anschluss der Niedervolt N-Kanal-Transistoren gegenüber dem Substrat isoliert. Hierbei ist die Durchbruchsspannung der tiefliegenden N-Wanne gegenüber dem Substrat größer als 15V, z. B. im Bereich von 40–80 V.

Zum Schutz gegen elektrostatische Entladungen (ESD) sind spezielle Schutzstrukturen bzw. ESD-Schutzschalteinrichtungen vorgesehen. Sie weisen einen HVMOS-Transistor, z.B. DMOS, auf, der eine Spannungsfestigkeit von z.B. 20 bis 80 V besitzt. Drain und Source liegen zwischen den Anschlusspads, zwischen denen der ESD-Strom fließt. Das Gate ist hierbei über einen Gatewiderstand an Source angeschlossen. Unter ESD-Belastung wird das Gate über die parasitäre Drain-Gate-Kapazität des MOSFETs aufgesteuert, so dass der MOSFET den ESD-Strom über den geöffneten MOS- Kanal ableitet. Indem der Transistor ausreichend groß dimensioniert ist, wird hierdurch die auftretende ESD-Spannung begrenzt, so dass keine Schädigungen an den Treibern bzw. der Endstufe oder den Smart-Power-Schaltungsteilen bzw. Niedervolt-Schaltungsteilen auftreten. Durch den Gatewiderstand wird das Gate im Normalbetrieb auf Massepotenzial gezogen, so dass der Transistor sperrt. Indem der Gatewiderstand hinreichend groß dimensioniert ist, kann die über die parasitäre Drain-Gate-Kapazität eingekoppelte Gatespannung hinreichend lange gehalten werden. Der Gatewiderstand beträgt dementsprechend typischerweise 5 kOhm bis 100 kOhm.

In der Smart-Power-Technologie werden für den Gatewiderstand diffundierte Gebiete, z.B. pwell, pbody, pfield – Widerstände ausgebildet. Derartige Widerstände können in den oben angegebenen Dimensionierungen durch Diffusion mit relativ geringem Flächenbelag und somit geringen Kosten ausgebildet werden.

Nachteilhaft an derartigen Transistor-Schutzschaltungen ist jedoch, dass eine Aufsteuerung des Gates problematisch ist. Die diffundierten Gatewiderstände bilden zusammen mit dem P-Substrat parasitäre Transistoren. Der erste parasitäre Substrattransistor ist der vertikale parasitäre PNP-Transistor, der durch P-Diffusion, z.B. pbody als Emitter, N-Wanne, z.B. N-Epi und P-Substrat gebildet wird. Der zweite parasitäre Transistor ist der laterale NPN-Transistor, der zwischen einer N-Wanne eines anderen Bauelementes oder Bauelementeblocks, z.B. einer Digital-Wanne, als Emitter, p-Substrat als Basis und der N-Wanne des diffundierten Widertandes als Kollektor wirksam werden kann.

Die erfindungsgemäße integrierte Schaltung weist demgegenüber einige Vorteile auf. Erfindungsgemäß ist der Gatewiderstand als Poly-Widerstand ausgebildet, d.h., aus polykristallinem Silizium gefertigt. Hierdurch wird in Kauf genommen, dass zunächst grundsätzlich eine größere Fläche erforderlich ist als bei den herkömmlichen diffundierten Widerständen.

Es wird jedoch erkannt, dass durch den Einsatz von Poly-Widerständen nicht die oben genannten Nachteile der parasitären Transistoren diffundierter Widerstände auftreten. Somit kann die ESD-Festigkeit bei gleichem Flächeneinsatz bzw. gleichen Kosten um bis zu einem Faktor zwei erhöht werden. Alternativ hierzu können die Chipfläche bzw. die Kosten bei vorgegebener ESD-Festigkeit verringert werden.

Erfindungsgemäß ist somit überraschenderweise eine deutliche Verbesserung der Schalteigenschaften gegenüber den herkömmlichen Systemen möglich. Vorteilhafterweise kann zwischen Gate und Source eine die Aussteuerspannung U_GS begrenzende Diode, z.B. eine Zenerdiode, in Sperrrichtung geschaltet sein. Weiterhin kann auch zwischen Gate und Drain eine oberhalb der Betriebsspannung sperrende Diode, z.B. Zenerdiode, oder entsprechend eine Kette von Dioden geschaltet sein, um das Gate auch über diesen Pfad zusätzlich aufzusteuern.

Die Erfindung wird im Folgenden anhand der beiliegenden Zeichnungen an einigen Ausführungsformen erläutert. Es zeigen:
1 ein Schaltbild einer erfindungsgemäßen integrierten Schaltung mit ESD-Schutz-Transistorschaltung gemäß einer ersten Ausführungsform,
2 eine ESD-Schutz-Transistorschaltung gemäß einer weiteren Ausführungsform,
3 eine ESD-Schutz-Transistorschaltung gemäß einer weiteren Ausführungsform.
Eine integrierte Schaltung 1 weist gemäß der in 1 gezeigten Ausführungsform eine Endstufe 2 bzw. Treibereinrichtung auf, in der Ströme von einigen Ampere geschaltet werden, und eine smarte Schaltungseinrichtung 3 mit smarten Schaltungselementen, die für Ströme von einigen Mikro- bis Milli-Ampere ausgelegt sind. Die Endstufe 2 und die smarte Schaltungseinrichtung 3 sind zwischen einem Hochvoltanschlusspad a1 für eine Hochvoltspannung U_H > 15V und einem Masseanschlusspad a2 sowie gegebenenfalls weiteren Anschlusspads geschaltet; hierbei kann z. B. gemäß 1 bei allen Ausführungsformen auch ein weiterer Anschlusspad a3 für eine Niedervoltspannung UL, z. B. kleiner/gleich 5 V, und gegebenenfalls ein weiterer Masseanschlusspad vorgesehen sein. Grundsätzlich können die Niedervolt-Bauelemente der smarten Schaltungseinrichtung 3 jedoch auch über entsprechende Vorwiderstände an die Hochvoltspannung U_H angeschlossen werden. Die Endstufe 2 kann erfindungsgemäß auch außerhalb der Integrierten Schaltung 1 angeordnet sein und ist daher in 1 gestrichelt gezeichnet und in den weiteren Figuren – beispielhaft – nicht eingezeichnet.
Die Bauelemente der smarten Schaltungseinrichtung 3 sind gegenüber dem Substrat des Chips über PN- oder NP-Übergänge mit hohen Durchbruchsspannungen isoliert. Hierbei kann z. B. bei den Niedervolt-N-Kanal-MOSFETs unterhalb einer als Body-Anschluss dienenden P-Wanne eine tiefliegende N-Wanne, z. B. deep N-Well oder N-Epi, auf einem P-Substrat realisiert werden, die den Anschluss der Niedervolt-N-Kanaltransistoren gegenüber dem Substrat isoliert. Hierbei ist die Durchbruchspannung der tiefliegenden N-Wanne gegenüber dem Substrat größer als 15V, z. B. im Bereich von 40–80 V.
Weiterhin ist eine ESD-Schutz-Transistorschalteinrichtung 4 vorgesehen, die gemäß der-Ausführungsform der 1 einen HVMOS-Transistor T1, z.B. einen DMOS-Transistor T1 aufweist, der eine Spannungsfestigkeit von z.B. 20 bis 80 V besitzt. Drain D liegt gemäß 1 am Hochvoltanschlusspad a1 und Source S am Masseanschlusspad a2. Alternativ hierzu kann bei einer entsprechenden integrierten Schaltung Drain D auch direkt an einem Ein- oder Ausgangspad liegen, dessen Spannungsfestigkeit 15V überschreitet. Das Gate G ist über einen Widerstand Rg an Source S angeschlossen.
Unter ESD-Belastung wird das Gate G über die parasitäre Drain-Gate-Kapazität von T1 aufgesteuert. Dann leitet T1 den ESD-Strom zwischen Drain D und Source S über den geöffneten MOS-Kanal ab. Indem T1 ausreichend groß dimensioniert ist, wird hierdurch die Spannung begrenzt, so dass keine Schädigungen auftreten. Durch den Widerstand Rg wird das Gate G von T1 im Normalbetrieb auf Massepotenzial GND bzw. 0V gezogen, so dass der Transistor T1 durch die Gate-Source-Spannung U_GS = 0 gesperrt ist. Rg ist hierbei hinreichend hochohmig ausgelegt, damit unter einer ESD-Belastung die oben beschriebene kapazitive Aufsteuerung von T1 erreicht wird. Hierzu beträgt Rg typischerweise 5 kOhm bis 100 kOhm.
Die Hochvoltspannung U_H kann zum einen eine Hochvoltversorgungsspannung sein, wenn z. B. die gestrichelt gezeichnete Endstufe 2 an die Pads a1 und a2 angeschlossen ist; weiterhin kann der Pad a1 aber auch als Hochvolt- Ein-/Ausgangspad dienen.
Erfindungsgemäß ist Rg als Poly-Widerstand, d.h. aus polykristallinem Silizium, gefertigt. Hierdurch treten die bei herkömmlichen diffundierten P-Widerständen genannten Effekte der auftretenden parasitären Transistoren nicht auf. Es kann somit die ESD-Festigkeit bei gleichem Flächeneinsatz und entsprechend gleichen Kosten erhöht werden.
Bei der Ausführungsform der 2 ist eine Diode D1, z.B. eine Zenerdiode, zwischen Gate G und Source S geschaltet. D1 soll hierbei die Gate-Source-Spannung U_GS begrenzen. Weiterhin kann vorteilhafterweise eine oberhalb der Betriebsspannung U_H sperrende Diode D2, insbesondere eine Zenerdiode, oder eine Kette von Dioden zwischen Drain D und Gate G eingesetzt werden, um das Gate G auch über diesen Pfad zusätzlich aufzusteuern, d.h. bei einem ESD-Puls über die in Sperrrichtung geschaltete Diode bei Überschreiten deren Grenzspannung die Gatespannung nach oben zu ziehen.
3 zeigt eine weitere Ausführungsform, bei der die Gate-Ansteuerung des Transistors T1 über eine entsprechend geschaltete Vorstufe 5, die entsprechend der Schalteinrichtung 4 der 2 ausgebildet ist, verstärkt aufgesteuert wird. Die Vorstufe 5 weist somit einen zweiten MOSFET T2, einen zwischen dessen Gate G2 und dessen Source S2 des zweiten MOS-FETs T2 geschalteten Widerstand R2 und Dioden D3 und D4 auf. Auch hierbei ist R2 wiederum als Poly-Widerstand ausgebildet.
Bei allen Ausführungsformen der 1 bis 3 kann eine Verpolschutzdiode D5 zwischen dem Anschlusspad a1 und Drain D geschaltet sein, die beispielhaft in 3 eingezeichnet ist.
Alternativ zu der gezeigten Ausführungsform können die Transistoren T2 und T2 insbesondere auch HVPMOS-Transistoren sein. In diesem Fall liegt die Hochvoltspannung an Source und die Masse an Drain.

Claims

Integrierte Schaltung in Smart-Power- Technologie, die mindestens aufweist: Hochvoltanschlüsse (a1, a2) zum Anschluss an eine Hochvoltspannung (U_H), eine smarte Schaltungseinrichtung (3) mit Niedervolt-Bauelementen, eine zwischen den Hochvoltanschlüssen (a1, a2) geschaltete ESD-Schutzschaltung (4), die einen mit seiner Source (S) und seinem Drain (D) an die Hochvoltanschlüsse (a1, a2) angeschlossenen MOSFET (T1) aufweist, dessen Gate (G) über einen Widerstand (Rg) mit seiner Source (S) verbunden ist, wobei der Gatewiderstand (Rg) aus polykristallinem Silizium ausgebildet ist.
Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der MOSFET (T1) ein N-Kanal MOSFET für Hochvolt-Anwendungen ist.
Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der MOSFET ein HVPMOS- oder DMOS-Transistor ist.
Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen Source (S) und Gate (G) in Sperrrichtung eine Schutzdiode (D1) geschaltet ist.
Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen Gate (G) und Drain (D) in Sperrrichtung eine weitere Schutzdiode (D2) geschaltet ist, die oberhalb der Versorgungsspannung (U_H) sperrt.
Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen Gate (G) und Drain (D) des MOSFET eine Vorstufe (5) mit einem zweiten MOSFET (T2) und einem zwischen Gate (G2) und Source (S2) des zweiten MOSFETs (T2) geschalteten Widerstand (R2) aus polykristallinem Silizium geschaltet ist.
Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen einem Hochvoltanschluss (a1, a2) und dem MOSFET (T1) eine Verpolschutzdiode (D5) geschaltet ist
Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass sie eine zwischen den Hochvoltanschlüssen (a1, a2) geschaltete Endstufe (2) für Leistungsströme aufweist.
Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Niedervolt-Bauelemente der smarten Schaltungseinrichtung (3) gegenüber dem Substrat durch Halbleiterübergänge mit Durchbruchsspannungen oberhalb von 15V, insbesondere im Bereich 40–80 V, isoliert sind.
Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass die smarte Schaltungseinrichtung (3) Niedervolt-N-Kanal- MOSFETS mit einer als Body-Anschluss dienenden P-Wanne auf einer tiefliegenden N-Wanne auf einem P-Substrat aufweist, wobei die Durchbruchspannung der tiefliegenden N-Wanne gegenüber dem P-Substrat größer als 15 V, z. B. im Bereich von 40–80 V liegt.