JP2008517452A - スマートパワー技術における集積回路 - Google Patents
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Abstract
本発明は、スマートパワー技術における集積回路に関し、殊に自動車応用分野で使用される。この集積回路は少なくとも、高ボルト電圧(UH)に接続するための高ボルト端子(a1,a2)と、低ボルト電圧素子を有するスマート回路装置(3)と、上記の高ボルト端子(a1,a2)間に接続されたESD保護回路(4)とを有しており、このESD保護回路は、ソース(S)およびドレイン(D)が上記の高ボルト端子(a1,a2)に接続されているMOSFET(T1)を有しており、このMOSFETのゲート(G)は、抵抗(Rg)を介してそのソース(S)に接続されており、このゲート抵抗(Rg)は、多結晶シリコンから構成されている。本発明では、ポリ抵抗をゲート抵抗(Rg)として使用することにより、比較的小さな使用面積ないしは比較的少ないコストで高いESD耐性を達成することができる。有利には上記のMOSFET(T1)のソース(S)とゲート(G)との間ならびにゲート(G)とドレイン(D)との間に遮断方向にそれぞれ、給電電圧(UH)以上で遮断する1つずつの保護ダイオード(D1,D2)を接続することができる。
Description
本発明は、スマートパワー技術における集積回路に関する。
このようなスマートパワー回路には、数アンペアの電流がスイッチングされるドライバまたは最終段と、数マイクロアンペアからミリアンペアの電流に対して設計されているいわゆるスマート回路部分とが含まれている。これらのスマートパワー回路は殊に40〜60Vの電圧範囲で自動車応用分野に使用される。
スマートパワー技術において、上記のスマート回路部分の素子は、高い降伏電圧を有するPNまたはNP接合を介して基板に対して絶縁される。ここでは、例えばNチャネルMOSFETの場合、ボディ端子として使用されるpウェルの下に深いNウェル、例えばディープNウェルまたはN-Epiが、P基板上に実現され、このNウェルによって、低ボルトのNチャネルトランジスタの端子が基板に対して絶縁される。ここでこの深いNウェルの降伏電圧は、基板に対して15V以上高く、例えば40〜80Vの範囲である。
静電放電(ESD elektrostatische Entladung)から保護するため、専用の保護構造ないしはESD保護回路装置が設けられる。これらの構造ないしは装置は、HVMOSトランジスタ、例えばDMOSを有しており、これは例えば20〜80Vの耐圧を有する。ドレインおよびソースは端子パッドの間にあり、これらの間にESD電流が流れる。ここでゲートは、ゲート抵抗を介してソースに接続される。ESD負荷状態の元でゲートは、MOSFETの寄生ドレイン−ゲートキャパシタンスを介して制御されるため、このMOSFETにより、ESD電流は、開いたMOSFETチャネルを介して流れる。上記のトランジスタを十分に大きく設計することにより、発生するESD電圧が制限されるため、ドライバないしは最終段またはスマートパワー回路部分ないしは低ボルト回路部分に損傷が生じることがない。上記のゲート抵抗により、通常動作時にゲートはアース電位に引っ張られるため、このトランジスタは遮断される。このゲート抵抗を十分に大きく設計することによって、寄生ドレイン−ゲートキャパシタンスを介して入力結合されるゲート電圧を十分長く維持することができる。このゲート抵抗はこれに相応してふつう5kオーム〜10kオームの値をとる。
スマートパワー技術では、ゲート抵抗に対して、拡散領域、例えばpウェル、pボディ、pフィールド抵抗が形成される。こられの抵抗は、上に示した設計において拡散により、比較的少ない表面コーティングによって形成することができ、ひいてはわずかなコストで形成することができる。
しかしながらこのようなトランジスタ保護回路において不利であるのは、ゲート制御が難しいことである。拡散ゲート抵抗は、p基板と共に寄生トランジスタを形成する。第1の寄生基板トランジスタは、垂直方向の寄生PNPトランジスタであり、これはエミッタであるp拡散、例えばpボディ、Nウェル、例えばN-Epiおよびp基板によって形成される。第2の寄生トランジスタはNPNトランジスタであり、これは別の素子または素子ブロック、例えばデジタルウェルの、エミッタであるNウェルと、ベースであるp基板と、コレクタである拡散抵抗のNウェルとの間で作用を及ぼすことがある。
これに対して本発明の集積回路は、いくつかの利点を有する。本発明では、ゲート抵抗は、ポリ抵抗として構成される。すなわち、多結晶シリコンから作製されるのである。これによって、まず基本的に従来の拡散形抵抗の場合よりも大きな必要になることを受け入れなければならないが、ポリ抵抗を使用することによって、拡散抵抗の寄生トランジスタの欠点が発生しないことが判明した。したがって同程度に面積を使用する場合ないしはコストが同じ場合にESD耐性を2倍にまで高めることができる。これとは択一的にESD耐性を設定した場合にチップ面積ないしはコストを低減することができる。
したがって本発明により、驚異的にも従来のシステムに対して回路特性を格段に改善することができる。有利にはゲートとソースとの間に制御電圧UGSを制限するダイオード、例えばツェナーダイオードを遮断方向に接続することができる。さらにゲートとドレインの間に動作電圧以上で遮断するダイオード、例えばツェナーダイオード、またはダイオードのチェーンを相応に接続して、ゲートをこのパスを介して付加的に制御することができる。
以下ではいくつかの実施形態について、添付の図面に基づいて本発明を説明する。
ここで、
図1は、第1実施形態によるESD保護トランジスタ回路を有する本発明の集積回路の回路図を示しており、
図2は、別の実施形態によるESD保護トランジスタ回路を示しており、
図3は、さらに別の実施形態によるESD保護トランジスタ回路を示している。
図1は、第1実施形態によるESD保護トランジスタ回路を有する本発明の集積回路の回路図を示しており、
図2は、別の実施形態によるESD保護トランジスタ回路を示しており、
図3は、さらに別の実施形態によるESD保護トランジスタ回路を示している。
図1に示した実施形態によれば、集積回路1は、最終段2ないしはドライバ装置と、スマート回路素子を有するスマート回路装置3とを有しており、ここで上記の最終段ないしはドライバ装置において数アンペアの電流がスイッチングされ、上記のスマート回路素子は数マイクロ〜数ミリアンペアの電流に対して設計されている。最終段2およびスマート回路素子3は、高ボルト電圧UH>15Vに対する高ボルト端子パッドa1と、アース端子パッドa2と、場合によっては別の端子パッドとの間に接続されている。ここではすべての実施形態において、例えば図1のように低ボルト電圧UL,例えば5V以下に対する別の端子パッドa3を設けることができる。しかしながら基本的には相応の前置抵抗を介してスマート回路装置3の低ボルト素子を高ボルト電圧UHに接続することもできる。本発明では最終段2を集積回路1の外部に配置することもできるため、図1では破線で示しており、また別の図では例示的に書きこんでいない。
スマート回路装置3の素子は、降伏電圧の高いPNまたはNP接合部を介してチップの基板に対して絶縁されている。この際に例えば低ボルトNチャネルMOSFETでは、ボディ端子として使用されるPウェルの下に深いNウェル、例えばディープNウェルまたはN-EpiがP基板上に実現され、このNウェルにより、低ポルトNチャネルトランジスタの端子が基板に対して絶縁される。ここでこの深いNウェルの降伏電圧は、基板に対して15V以上大きく、例えば40〜80Vの範囲である。
ここにはさらにESD保護トランジスタ回路装置4が設けられており、この回路装置は、図1の実施形態ではHVMOSトランジスタT1,例えば、DMOSトランジスタT1を有する。このDMOSトランジスタの耐電圧は、例えば20〜80Vである。図1ではドレインDは高ボルト端子パッドa1に、またソースSは、アース端子パッドに接続されている。これとは択一的に、相応に集積された回路では、耐圧電圧15V以上の入力パッドまたは出力パッドにドレインDを直接に接続することも可能である。ゲートGは、抵抗Rgを介してソースSに接続されている。ESD負荷状態においてゲートGは、T1の寄生ドレイン−ゲートキャパシタンスを介して制御される。この場合、T1により、ESD電流が、ドレインDとソースSとの間で、開いたMOSチャネルを介して伝わる。T1を十分に大きく設計することによって電圧が制限され、損傷が生じない。抵抗RgによってT1のゲートGは、通常動作時にアース電位GNDないしは0Vに引っ張られるため、トランジスタT1は、ゲート−ソース電圧UGS=0によって遮断される。ここではRgを十分に高抵抗に設計して、ESD負荷状態において上述したT1による容量式の制御が行われるようにする。このためRgは、ふつう5kオーム〜100kオームの値をとる。
高ボルト電圧UHは第一には、例えば、破線で示した最終段2がパッドa1およびa2に接続される場合、高ボルト給電電圧とすることが可能である。しかしながらパッドa1は、高ボルト入力/出力パッドとして使用することも可能である。
本発明においてRgはポリ抵抗として、すなわち多結晶から作製される。これにより、寄生トランジスタが生じるという従来の拡散形P抵抗における上述の作用は発生しないのである。したがって同じ面積を使用した場合またこれに相応してコストが同じ場合にESD耐性を高めることができる。
図2の実施形態では、ダイオードD1,例えばツェナーダイオードが、ゲートGとソースSとの間に接続されている。ここではD1により、ゲート−ソース電圧UGSを制限する。さらに、有利には動作電圧UH以上で遮断するD2,ツェナーダイオードまたはダイオードのチェーンをドレインDとゲートGとの間に使用して、ゲートGが、このパスをも介して付加的に制御されるようにすることができる。すなわち、遮断方向に接続されているダイオードを介してESDパルスにおいて、このダイオードの境界電圧を上回った場合にゲート電圧が上方に引っ張られるようにすることができる。
図3には別の実施形態が示されており、ここではトランジスタT1のゲート制御は、相応に接続されかつ図2のスイッチング装置4に相応して構成されている前段5を介して、増幅して行われる。このため、前段5は第2MOSET T2と、第2MOSFET T2のゲートG2とソースS2との間に接続される抵抗R2と、ダイオードD3およびD4を有する。ここでもR2はポリ抵抗として構成されている。
図1〜3のすべての実施形態において、極性接続誤り防止ダイオードD5を端子パッドa1とドレインDとの間に接続することができる。このダイオードは図3に例示的に示されている。
図示の実施形態とは択一的に、トランジスタT2およびT1を例えばHVPMOSトランジスタとすることも可能である。この場合、高ボルト電圧は、ソースと、ドレインにおけるアースとの間に加わる。
Claims (10)
- スマートパワー技術における集積回路において、
該集積回路は、少なくとも、
高ボルト電圧(UH)に接続するための高ボルト端子(a1,a2)と、
低ボルト電圧素子を有するスマート回路装置(3)と、
前記の高ボルト端子(a1,a2)の間に接続されたESD保護回路(4)とを有しており、
該ESD保護回路は、ソース(S)およびドレイン(D)が前記高ボルト端子に接続されているMOSFET(T1)を有しており、
該MOSFETのゲート(G)は、抵抗(Rg)を介してそのソース(S)に接続されており、
該ゲート抵抗(Rg)は、多結晶シリコンから構成されていることを特徴とする
集積回路。 - 前記MOSFET(1)は、高ボルト応用のためのNチャネルMOSFETである、
請求項1に記載の集積回路。 - 前記MOSFETは、HYPMOSトランジスタまたはDMOSトランジスタである、
請求項1または2に記載の集積回路。 - 前記のソース(S)とゲート(G)との間に遮断方向に保護ダイオード(D1)が接続されている、
請求項1から3までのいずれか1項に記載の集積回路。 - 給電電圧(UH)以上で遮断する別の保護ダイオード(D2)が、前記のゲート(G)とドレイン(D)との間に遮断方向に接続されている、
請求項1から4までのいずれか1項に記載の集積回路。 - 前記のMOSFETのゲート(G)とドレイン(D)との間に、第2MOSFET(T2)と、多結晶シリコンからなる抵抗(R2)とを有する前段(5)が接続されており、
前記の抵抗(R2)は、第2MOSFET(T2)のゲート(G2)とソース(S2)との間に接続されている、
請求項1から5までのいずれか1項に記載の集積回路。 - 前記の高ボルト端子(a1,a2)とMOSFET(T1)との間の極性接続誤り保護ダイオード(D5)が接続されている、
請求項1から6までのいずれか1項に記載の集積回路。 - 当該集積回路は、前記の高ボルト端子(a1,a2)間に接続された、出力電流に対する最終段(2)を有する、
請求項1から7までのいずれか1項に記載の集積回路。 - 前記のスマート回路装置(3)の低ボルト素子は基板に対して15V以上、例えば40〜80Vの範囲の降伏電圧を有する半導体接合部によって絶縁されている、
請求項1から8までのいずれか1項に記載の集積回路。 - 前記のスマート回路装置(3)は、P基板上の深いNウェル上にボディ端子として使用されるPウェルを有する低ボルトNチャネルMOSFETを有しており、
深いNチャネルの降伏電圧は、P基板に対して15V以上大きく、例えば40〜80Vの範囲である、
請求項9に記載の集積回路。
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