WO2006040211A1 - Integrierte schaltung in smart-power-technologie - Google Patents

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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Definitions

  • the invention relates to an integrated circuit in smart power technology.
  • Such smart power circuits include drivers or a final stage in which currents of a few amperes are switched, and so-called smart circuit parts, which are designed for currents of a few micro to milli-ampere. They are used in particular in automotive applications in a voltage range from 40 to 60 V.
  • the components of the smart circuit components are isolated in the smart power technology from the substrate via PN or NP junctions with high breakdown voltages.
  • This z. B. in N-channel MOSFETs below serving as a body connection P-well a deep N-well, z. B. deep N-WeII or N-Epi, on a P-substrate, which isolates the connection of the low-voltage N-channel transistors ge compared to the substrate.
  • the breakdown voltage of the low-lying N-well with respect to the substrate is greater than 15V, z. In the range of 40-80 V.
  • ESD protection switching devices For protection against electrostatic discharge (ESD) special protective structures or ESD protection switching devices are provided. They have an HVMOS transistor, eg DMOS, which has a dielectric strength of, for example, 20 to 80 V.
  • the drain and source are located between the connection pads, between which the ESD current flows.
  • the gate is connected to the source via a gate resistor.
  • the gate Under ESD loading, the gate is controlled via the parasitic drain-gate capacitance of the MOSFET, so that the MOSFET dissipates the ESD current via the opened MOS channel.
  • the transistor is sufficiently large, is This limits the occurring ESD voltage, so that no damage to the drivers or the output stage or the smart power circuit parts or low-voltage circuit parts occurs.
  • the gate resistor pulls the gate to ground potential during normal operation so that the transistor blocks.
  • the gate resistance is typically 5 kohms to 100 kohms.
  • regions diffused for the gate resistance e.g. pwell, pbody, pfield - resistors trained.
  • Such resistances can be formed in the above-mentioned dimensions by diffusion with a relatively low surface covering and thus low costs.
  • the diffused gate resistances form parasitic transistors together with the P-type substrate.
  • the first parasitic substrate transistor is the PNP vertical parasitic transistor which is P-diffused, e.g. pbody as emitter, N-well, e.g. N-epi and P-substrate is formed.
  • the second parasitic transistor is the lateral NPN transistor connected between an N-well of another device or device block, e.g. a digital well, as emitter, p-substrate as Ba ⁇ sis and the N-well of the diffused Widertandes can be effective as a collector.
  • the integrated circuit according to the invention has some advantages.
  • the gate resistance is formed as a poly resistor, ie, made of polycrystalline silicon.
  • a poly resistor ie, made of polycrystalline silicon.
  • the ESD strength can be increased by up to a factor of two for the same area or cost.
  • the chip area or the costs for a given ESD strength can be reduced.
  • a gate limiting the turn-off control voltage UGS e.g. a Zener diode
  • a diode blocking the operating voltage between gate and drain e.g. Zener diode, or be connected in accordance with a chain of diodes, in order to additionally control the gate via this path.
  • FIG. 1 is a circuit diagram of an integrated circuit according to the invention with ESD protection transistor circuit according to ei ⁇ ner first embodiment
  • FIG. 3 shows an ESD protection transistor circuit according to a further embodiment.
  • An integrated circuit 1 has an output stage 2 in which currents of a few amperes are switched, and a smart circuit device 3 with smart circuit elements which are suitable for currents from a few micro to MiI - Ii amps are designed.
  • the output stage 2 and the smart circuit device 3 are connected between a high-voltage connection pad a1 for a high-voltage voltage U H > 15V and a ground connection pad a2 and, if appropriate, further connection pads; this z. B. in accordance with FIG. 1 in all embodiments, a further connection pad a3 for a Nieder ⁇ voltêt UL, z. B. less than or equal to 5 V, and optionally provided a further ground pad.
  • the low-voltage components of the smart circuit device 3 can also be connected to the high-voltage U H via corresponding series resistors.
  • the output stage 2 can also be arranged outside the integrating circuit 1 and is therefore shown by dashed lines in FIG. 1 and not shown in the further figures by way of example.
  • the components of the smart circuit device 3 are insulated from the substrate of the chip via PN or NP junctions with high breakdown voltages.
  • the breakdown voltage of the low-lying N-well with respect to the substrate is greater than 15V, z. In the range of 40-80 V.
  • an ESD protection transistor switching device 4 which, according to the embodiment of FIG. 1, comprises an HVMOS transistor T1, e.g. a DMOS transistor T1 having a withstand voltage of e.g. 20 to 80 V owns.
  • Drain D is shown in FIG. 1 at the high-voltage terminal pad a1 and S source on the ground terminal pad a2.
  • drain D may also be located directly on an input or output pad whose voltage resistance exceeds 15V.
  • the gate G is connected to source S via a resistor Rg. Under ESD stress, the gate G becomes across the parasitic drain-gate capacitance turned on by T1. Then T1 diverts the ESD current between drain D and source S via the open MOS channel. By T1 is dimensioned sufficiently large, thereby the voltage is limited, so that no damage occurs.
  • Rg is designed sufficiently high-impedance, so that under an ESD load the above-described capacitive control of T1 is achieved. For this purpose, Rg is typically 5 kohms to 100 kohms.
  • the high-voltage U H can on the one hand be a high-voltage supply voltage, if z. B. the dashed line output stage 2 is connected to the pads a1 and a2; furthermore, the pedestal a1 can also serve as a high-voltage generator.
  • Rg is referred to as poly-resistance, i. made of polycrystalline silicon.
  • a diode D1 for example a Zener diode, is connected between gate G and source S.
  • D1 is intended to limit the gate-source voltage UGS.
  • a diode D2 blocking the operating voltage U H , in particular a zener diode, or a chain of diodes between the drain D and the gate G, in order to additionally control the gate G via this path, ie with an ESD pulse via the reverse-biased diode when exceeding its limit voltage to pull the gate voltage upwards.
  • FIG. 3 shows a further embodiment in which the gate drive of the transistor T1 is connected via a correspondingly connected pre-stage 5, the corresponding 2 of the switching device 4 is formed amplified physiologicalsteu ⁇ is.
  • the pre-stage 5 thus has a second MOSFET T2, a zwi ⁇ tween its gate G2 and the source S2 of the second MOSFETs T2 connected resistor R2 and diodes D3 and D4.
  • R2 is again designed as a poly resistor.
  • a polarity reversal protection diode D5 can be connected between the connection pad a1 and drain D, which is shown by way of example in FIG.
  • the transistors T2 and T2 may in particular also be HVPMOS transistors.
  • the high voltage is at source and the ground at drain.

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Abstract

Die Erfindung betrifft eine Integrierte Schaltung in Smart-Power-Technologie, insbesondere zur Verwendung im Automobilbereich, die mindestens aufweist: Hochvoltanschlüsse (a1, a2) zum Anschluss an eine Hochvoltspannung (UH), eine smarte Schaltungseinrichtung (3) mit Niedervolt-Bauelementen, und eine zwischen den Hochvoltanschlüssen (a1, a2) geschaltete ESD-Schutzschaltung (4), die einen mit seiner Source (S) und seinem Drain (D) an die Hochvoltanschlüsse (a1, a2) angeschlossenen MOSFET (T1) aufweist, dessen Gate (G) über einen Widerstand (Rg) mit seiner Source (S) verbunden ist, wobei der Gatewiderstand (Rg) aus polykristallinem Silizium ausgebildet ist. Erfindungsgemäss kann durch den Einsatz des Poly-Widestandes als Gatewiderstand (Rg) eine hohe ESD-Festigkeit bei relativ geringem Flächeneinsatz bzw. geringen Kosten erreicht werden. Vorteilhafterweise kann zwischen Source (S) und Gate (G) sowie zwischen Gate (G) und Drain (D) des MOSFETs (T1) jeweils in Sperrrichtung eine Schutzdiode (D1, D2) geschaltet sein, die oberhalb der Versorgungsspannung (UH) sperrt.

Description

Integrierte Schaltung in Smart-Power- Technologie
Die Erfindung betrifft eine integrierte Schaltung in Smart-Power-Technologie.
Derartige Smart-Power-Schaltungen enthalten Treiber oder eine Endstufe, in denen Ströme von einigen Ampere geschaltet werden, und so genannte smarte Schaltungsteile, die für Ströme von einigen Mikro- bis Milli-Ampere ausgelegt sind. Sie werden insbesondere in Automobilanwendungen in ei¬ nem Spannungsbereich von 40 bis 60 V eingesetzt.
Die Bauelemente der smarten Schaltungsteile sind in der Smart-Power- Technologie gegenüber dem Substrat über PN- oder NP-Übergänge mit ho¬ hen Durchbruchsspannungen isoliert. Hierbei kann z. B. bei N-Kanal- MOSFETs unterhalb einer als Body-Anschluss dienenden P-Wanne eine tief- liegende N-Wanne, z. B. deep N-WeII oder N-Epi, auf einem P-Substrat rea¬ lisiert werden, die den Anschluss der Niedervolt N-Kanal-Transistoren ge¬ genüber dem Substrat isoliert. Hierbei ist die Durchbruchsspannung der tief¬ liegenden N-Wanne gegenüber dem Substrat größer als 15V, z. B. im Be¬ reich von 40-80 V.
Zum Schutz gegen elektrostatische Entladungen (ESD) sind spezielle Schutzstrukturen bzw. ESD-Schutzschalteinrichtungen vorgesehen. Sie wei¬ sen einen HVMOS-Transistor, z.B. DMOS, auf, der eine Spannungsfestigkeit von z.B. 20 bis 80 V besitzt. Drain und Source liegen zwischen den An- schlusspads, zwischen denen der ESD-Strom fließt. Das Gate ist hierbei ü- ber einen Gatewiderstand an Source angeschlossen. Unter ESD-Belastung wird das Gate über die parasitäre Drain-Gate-Kapazität des MOSFETs auf¬ gesteuert, so dass der MOSFET den ESD-Strom über den geöffneten MOS- Kanal ableitet. Indem der Transistor ausreichend groß dimensioniert ist, wird hierdurch die auftretende ESD-Spannung begrenzt, so dass keine Schädi¬ gungen an den Treibern bzw. der Endstufe oder den Smart-Power-Schal- tungsteilen bzw. Niedervolt-Schaltungsteilen auftreten. Durch den Gatewi¬ derstand wird das Gate im Normalbetrieb auf Massepotenzial gezogen, so dass der Transistor sperrt. Indem der Gatewiderstand hinreichend groß di¬ mensioniert ist, kann die über die parasitäre Drain-Gate-Kapazität eingekop¬ pelte Gatespannung hinreichend lange gehalten werden. Der Gatewider¬ stand beträgt dementsprechend typischerweise 5 kOhm bis 100 kOhm.
In der Smart-Power-Technologie werden für den Gatewiderstand diffundierte Gebiete, z.B. pwell, pbody, pfield - Widerstände ausgebildet. Derartige Wi¬ derstände können in den oben angegebenen Dimensionierungen durch Dif¬ fusion mit relativ geringem Flächenbelag und somit geringen Kosten ausge¬ bildet werden.
Nachteilhaft an derartigen Transistor-Schutzschaltungen ist jedoch, dass ei¬ ne Aufsteuerung des Gates problematisch ist. Die diffundierten Gatewi¬ derstände bilden zusammen mit dem P-Substrat parasitäre Transistoren. Der erste parasitäre Substrattransistor ist der vertikale parasitäre PNP-Transistor, der durch P-Diffusion, z.B. pbody als Emitter, N-Wanne, z.B. N-Epi und P- Substrat gebildet wird. Der zweite parasitäre Transistor ist der laterale NPN- Transistor, der zwischen einer N-Wanne eines anderen Bauelementes oder Bauelementeblocks, z.B. einer Digital-Wanne, als Emitter, p-Substrat als Ba¬ sis und der N-Wanne des diffundierten Widertandes als Kollektor wirksam werden kann.
Die erfindungsgemäße integrierte Schaltung weist demgegenüber einige Vor¬ teile auf. Erfindungsgemäß ist der Gatewiderstand als Poly-Widerstand aus¬ gebildet, d.h., aus polykristallinem Silizium gefertigt. Hierdurch wird in Kauf genommen, dass zunächst grundsätzlich eine größere Fläche erforderlich ist als bei den herkömmlichen diffundierten Widerständen. Es wird jedoch er¬ kannt, dass durch den Einsatz von Poly-Widerständen nicht die oben ge- nannten Nachteile der parasitären Transistoren diffundierter Widerstände auftreten. Somit kann die ESD-Festigkeit bei gleichem Flächeneinsatz bzw. gleichen Kosten um bis zu einem Faktor zwei erhöht werden. Alternativ hier¬ zu können die Chipfläche bzw. die Kosten bei vorgegebener ESD-Festigkeit verringert werden.
Erfindungsgemäß ist somit überraschenderweise eine deutliche Verbesse¬ rung der Schalteigenschaften gegenüber den herkömmlichen Systemen möglich. Vorteilhafterweise kann zwischen Gate und Source eine die Aus- Steuerspannung UGS begrenzende Diode, z.B. eine Zenerdiode, in Sperrrich¬ tung geschaltet sein. Weiterhin kann auch zwischen Gate und Drain eine o- berhalb der Betriebsspannung sperrende Diode, z.B. Zenerdiode, oder ent¬ sprechend eine Kette von Dioden geschaltet sein, um das Gate auch über diesen Pfad zusätzlich aufzusteuern.
Die Erfindung wird im Folgenden anhand der beiliegenden Zeichnungen an einigen Ausführungsformen erläutert. Es zeigen:
Fig. 1 ein Schaltbild einer erfindungsgemäßen integrierten Schaltung mit ESD-Schutz-Transistorschaltung gemäß ei¬ ner ersten Ausführungsform,
Fig. 2 eine ESD-Schutz-Transistorschaltung gemäß einer weite¬ ren Ausführungsform,
Fig. 3 eine ESD-Schutz-Transistorschaltung gemäß einer weite¬ ren Ausführungsform.
Eine integrierte Schaltung 1 weist gemäß der in Fig. 1 gezeigten Ausfüh- rungsform eine Endstufe 2 bzw. Treibereinrichtung auf, in der Ströme von einigen Ampere geschaltet werden, und eine smarte Schaltungseinrichtung 3 mit smarten Schaltungselementen, die für Ströme von einigen Mikro- bis MiI- Ii-Ampere ausgelegt sind. Die Endstufe 2 und die smarte Schaltungseinrich¬ tung 3 sind zwischen einem Hochvoltanschlusspad a1 für eine Hochvolt¬ spannung UH > 15V und einem Masseanschlusspad a2 sowie gegebenen¬ falls weiteren Anschlusspads geschaltet; hierbei kann z. B. gemäß Fig. 1 bei allen Ausführungsformen auch ein weiterer Anschlusspad a3 für eine Nieder¬ voltspannung UL, z. B. kleiner/gleich 5 V, und gegebenenfalls ein weiterer Masseanschlusspad vorgesehen sein. Grundsätzlich können die Niedervolt- Bauelemente der smarten Schaltungseinrichtung 3 jedoch auch über ent¬ sprechende Vorwiderstände an die Hochvoltspannung UH angeschlossen werden. Die Endstufe 2 kann erfindungsgemäß auch außerhalb der Integrier¬ ten Schaltung 1 angeordnet sein und ist daher in Fig. 1 gestrichelt gezeichnet und in den weiteren Figuren - beispielhaft - nicht eingezeichnet.
Die Bauelemente der smarten Schaltungseinrichtung 3 sind gegenüber dem Substrat des Chips über PN- oder NP-Übergänge mit hohen Durchbruchs¬ spannungen isoliert. Hierbei kann z. B. bei den Niedervolt-N-Kanal- MOSFETs unterhalb einer als Body-Anschluss dienenden P-Wanne eine tief¬ liegende N-Wanne, z. B. deep N-WeII oder N-Epi, auf einem P-Substrat rea¬ lisiert werden, die den Anschluss der Niedervolt-N-Kanaltransistoren gegen- über dem Substrat isoliert. Hierbei ist die Durchbruchspannung der tieflie¬ genden N-Wanne gegenüber dem Substrat größer als 15V, z. B. im Bereich von 40-80 V.
Weiterhin ist eine ESD-Schutz-Transistorschalteinrichtung 4 vorgesehen, die gemäß der Ausführungsform der Fig. 1 einen HVMOS-Transistor T1 , z.B. einen DMOS-Transistor T1 aufweist, der eine Spannungsfestigkeit von z.B. 20 bis 80 V besitzt. Drain D liegt gemäß Fig. 1 am Hochvoltanschlusspad a1 und Source S am Masseanschlusspad a2. Alternativ hierzu kann bei einer entsprechenden integrierten Schaltung Drain D auch direkt an einem Ein- oder Ausgangspad liegen, dessen Spannungsfestigkeit 15 V überschreitet.
Das Gate G ist über einen Widerstand Rg an Source S angeschlossen. Unter ESD-Belastung wird das Gate G über die parasitäre Drain-Gate-Kapazität von T1 aufgesteuert. Dann leitet T1 den ESD-Strom zwischen Drain D und Source S über den geöffneten MOS-Kanal ab. Indem T1 ausreichend groß dimensioniert ist, wird hierdurch die Spannung begrenzt, so dass keine Schädigungen auftreten. Durch den Widerstand Rg wird das Gate G von T1 im Normalbetrieb auf Massepotenzial GND bzw. OV gezogen, so dass der Transistor T1 durch die Gate-Source-Spannung UGS = 0 gesperrt ist. Rg ist hierbei hinreichend hochohmig ausgelegt, damit unter einer ESD-Belastung die oben beschriebene kapazitive Aufsteuerung von T1 erreicht wird. Hierzu beträgt Rg typischerweise 5 kOhm bis 100 kOhm.
Die Hochvoltspannung UH kann zum einen eine Hochvoltversorgungsspan- nung sein, wenn z. B. die gestrichelt gezeichnete Endstufe 2 an die Pads a1 und a2 angeschlossen ist; weiterhin kann der Päd a1 aber auch als Hochvolt- Ei rWAusgangspad dienen.
Erfindungsgemäß ist Rg als Poly-Widerstand, d.h. aus polykristallinem Silizi¬ um, gefertigt. Hierdurch treten die bei herkömmlichen diffundierten P- Widerständen genannten Effekte der auftretenden parasitären Transistoren nicht auf. Es kann somit die ESD-Festigkeit bei gleichem Flächeneinsatz und entsprechend gleichen Kosten erhöht werden.
Bei der Ausführungsform der Fig. 2 ist eine Diode D1 , z.B. eine Zenerdiode, zwischen Gate G und Source S geschaltet. D1 soll hierbei die Gate-Source- Spannung UGS begrenzen. Weiterhin kann vorteilhafterweise eine oberhalb der Betriebsspannung UH sperrende Diode D2, insbesondere eine Zenerdio¬ de, oder eine Kette von Dioden zwischen Drain D und Gate G eingesetzt werden, um das Gate G auch über diesen Pfad zusätzlich aufzusteuern, d.h. bei einem ESD-PuIs über die in Sperrrichtung geschaltete Diode bei Über¬ schreiten deren Grenzspannung die Gatespannung nach oben zu ziehen.
Fig. 3 zeigt eine weitere Ausführungsform, bei der die Gate-Ansteuerung des Transistors T1 über eine entsprechend geschaltete Vorstufe 5, die entspre- chend der Schalteinrichtung 4 der Fig. 2 ausgebildet ist, verstärkt aufgesteu¬ ert wird. Die Vorstufe 5 weist somit einen zweiten MOSFET T2, einen zwi¬ schen dessen Gate G2 und dessen Source S2 des zweiten MOSFETs T2 geschalteten Widerstand R2 und Dioden D3 und D4 auf. Auch hierbei ist R2 wiederum als Poly-Widerstand ausgebildet.
Bei allen Ausführungsformen der Fig. 1 bis 3 kann eine Verpolschutzdiode D5 zwischen dem Anschlusspad a1 und Drain D geschaltet sein, die bei¬ spielhaft in Fig. 3 eingezeichnet ist.
Alternativ zu der gezeigten Ausführungsform können die Transistoren T2 und T2 insbesondere auch HVPMOS-Transistoren sein. In diesem Fall liegt die Hochvoltspannung an Source und die Masse an Drain.

Claims

Patentansprüche
1. Integrierte Schaltung in Smart-Power- Technologie, die mindestens auf¬ weist: Hochvoltanschlüsse (a1 , a2) zum Anschluss an eine Hochvoltspannung
(UH), eine smarte Schaltungseinrichtung (3) mit Niedervolt-Bauelementen, eine zwischen den Hochvoltanschlüssen (a1 , a2) geschaltete ESD-
Schutzschaltung (4), die einen mit seiner Source (S) und seinem Drain (D) an die Hochvoltanschlüsse (a1 , a2) angeschlossenen MOSFET (T1 ) aufweist, dessen Gate (G) über einen Widerstand (Rg) mit seiner Source
(S) verbunden ist, wobei der Gatewiderstand (Rg) aus polykristallinem Silizium ausgebildet ist.
2. Integrierte Schaltung nach Anspruch 1 , dadurch gekennzeichnet, dass der MOSFET (T1 ) ein N-Kanal MOSFET für Hochvolt-Anwendungen ist.
3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der MOSFET ein HVPMOS- oder DMOS-Transistor ist.
4. Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen Source (S) und Gate (G) in Sperrrich¬ tung eine Schutzdiode (D1) geschaltet ist.
5. Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen Gate (G) und Drain (D) in Sperrrichtung eine weitere Schutzdiode (D2) geschaltet ist, die oberhalb der Versor¬ gungsspannung (UH) sperrt.
6. Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen Gate (G) und Drain (D) des MOSFET eine Vorstufe (5) mit einem zweiten MOSFET (T2) und einem zwischen Gate (G2) und Source (S2) des zweiten MOSFETs (T2) geschalteten Wi¬ derstand (R2) aus polykristallinem Silizium geschaltet ist.
7. Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen einem Hochvoltanschluss (a1 , a2) und dem MOSFET (T1 ) eine Verpolschutzdiode (D5) geschaltet ist
8. Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass sie eine zwischen den Hochvoltanschlüssen (a1 , a2) geschaltete Endstufe (2) für Leistungsströme aufweist.
9. Integrierte Schaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Niedervolt-Bauelemente der smarten Schal- tungseinrichtung (3) gegenüber dem Substrat durch Halbleiterübergänge mit Durchbruchsspannungen oberhalb von 15V, insbesondere im Bereich 40 - 80 V, isoliert sind.
10. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass die smarte Schaltungseinrichtung (3) Niedervolt-N-Kanal- MOSFETS mit einer als Body-Anschluss dienenden P-Wanne auf einer tiefliegenden N- Wanne auf einem P-Substrat aufweist, wobei die Durchbruchspannung der tiefliegenden N-Wanne gegenüber dem P-Substrat größer als 15 V, z. B. im Bereich von 40-80 V liegt.
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