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1) Gebiet der Erfindung
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Die vorliegende Erfindung betrifft
einen Endtransistor einer integrierten Motor-Treiberschaltung.
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2) Beschreibung der zugehörigen Technik
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Seit kurzem ist bei Halbleiterbauelementen die
Tendenz festzustellen, dass ihre Strukturen immer komplizierter
werden, um hohe Integration und hohe Leistung zu verwirklichen.
Zu diesem Zweck sind in einem Halbleiterbauelement mit einer solchen komplizierten
Struktur verschiedene parasitäre
Elemente wie parasitäre
Transistoren ausgeformt. Die parasitären Transistoren und dgl. haben
manchmal einen nachteiligen Einfluss auf die Funktion des Halbleiterbauelements.
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Wird beispielsweise ein Ansteuerimpuls durch
einen externen Spannungsstoß oder
dgl. in die Schaltung eingegeben, wird ein in der Schaltung des Halbleiterbauelements
ausgebildeter parasitärer Thyristor
eingeschaltet, was manchmal zum Auftreten von Latchup und damit
einem ständigen Überstrom
führt.
Speziell in einem unteren Treiber-Endtransistor in einem unteren
Dreiphasen-Zweig für eine
integrierte Treiber-Inverter-Schaltung
oder dgl. für
einen Motor wird von den Motortreiberspulen eine gegenelektromotorische
Kraft zum Zeitpunkt des Umschaltens des Transistors abgeleitet und
ein unnötiges
negatives Potential erzeugt. Das Latchup stellt also ein schwerwiegendes
Problem dar.
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Bei näherer Betrachtung der Struktur
eines Metalloxid-Halbleiter-(metal oxide semiconductor – MOS)-Transistors
zeigt sich, dass folgende parasitären Transistoren im MOS-Transistor
ausgeformt werden. In einem n-Kanal-MOS-Transistor (im Folgenden
als "NMOS" bezeichnet) besteht
ein parasitärer npn-Transistor
aus den folgenden Schichten und Zonen, die als Emitter, Basis bzw.
Kollektor fungieren. Das heißt,
der parasitäre
npn-Transistor besteht aus einer eine Drain-Zone des NMOS bildenden
n-Wanne, einer unmittelbar
unter der n-Wanne und auf einem Siliziumsubstrat des p-Typs ausgeformten
vergrabenen Schicht des n-Typs und einer auf einer Siliziumschicht
des n-Typs ausgeformten Inselzone, die an einer von diesem NMOS
isolierten Position ausgebildet ist und als Emitter, Basis und Kollektor fungiert.
Wird beispielsweise eine negative Spannung an den als Emitter fungierenden
Drain gelegt, arbeitet der npn-Transistor in der Weise, dass er Strom
aus anderen auf einer Siliziumschicht des n-Typs ausgeformten Inselzonen
zieht. Ist dieser extrahierte Strom hoch, verursacht der npn-Transistor eine
Fehlfunktion des Halbleiterbauelements. Bilden ferner der so erzeugte
parasitäre
npn-Transistor und ein parasitärer
pnp-Transistor, der an einer anderen Stelle erzeugt wird, einen
parasitären
Thyristor, wird der Thyristor durch einen externen Spannungsstoß oder dgl.
eingeschaltet, wodurch ein Latchup verursacht wird und die Bestandteile
des Halbleiterbauelements im schlimmsten Fall thermisch zertrümmert werden.
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Weiterhin wird als ein herkömmlicher MOS-Transistor
ein voll isolierter MOS-Transistor verwendet. Bei einem n-Kanal-MOS-Transistor
(im Folgenden als "NMOS" bezeichnet) dieses
voll isolierten Typs wird beispielsweise eine auf einem Siliziumsubstrat
des p-Typs ausgeformte expitaxiale Zone von Isolierzonen des p-Typs
isoliert, wodurch eine Vielzahl Inselzonen und NMOS in den entsprechenden
Inselzonen ausgebildet werden. Jede Inselzone besteht aus einer
epitaxialen Zone des n-Typs. In der epitaxialen Zone des n-Typs
sind eine Drain-Zone in einer n-Wanne, eine Source-Zone in einer
p-Wanne und ein Gate ausgeformt. Die Umgebung (Seitenflächen) der
n-Wanne ist von der p-Wanne umgeben. Unmittelbar unter der n-Wanne
und der p-Wanne ist eine vergrabene Schicht des p-Typs so ausgeformt, dass
sie mit der n-Wanne und der p-Wanne verbunden ist, und die n-Wanne
ist von der p-Wanne und der vergrabenen Schicht des p-Typs umgeben.
Weiterhin ist eine vergrabene Schicht des n-Typs unmittelbar unter
der vergrabenen Schicht des p-Typs und auf dem Siliziumsubstrat
des p-Typs ausgeformt und mit den epitaxialen Zonen des n-Typs an
den Seitenflächen
des äußersten
Umfangs der Inselzone verbunden. Die p-Wanne und die vergrabene
Schicht des p-Typs werden von den epitaxialen Zonen des n-Typs und
der vergrabenen Schicht des n-Typs umgeben. Damit hat der NMOS eine
Struktur, bei der die vergrabene (p+)-Zone die n-Wanne gegenüber der
vergrabenen (n+)-Zone abschließt.
Diese Struktur kann die Entstehung eines parasitären npn-Transistors verhindern,
bei dem die n-Wanne und die vergrabene (n+)-Zone als Emitter, das
Siliziumsubstrat das p-Typs als Basis und der Abschnitt der anderen
Inselzone, der aus der Siliziumschicht des n-Typs besteht, als Kollektor
fungieren. Dadurch wird verhindert, dass Strom aus den anderen Inselzonen
gezogen wird.
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Weiterhin hat ein Bipolar-Komplementär-Metalloxidhalbleiter
(bipolar complementary metal oxide semiconductor – BiCMOS)-Transistor,
der in der japanischen Offenlegungsschrift Nr. 10-107168 (S. 3 und
4) offenbart ist, die folgende Struktur. Das heißt, eine auf einem Siliziumsubstrat
des p-Typs ausgeformte epitaxiale Zone des n-Typs wird von Isolierzonen
des (p+)-Typs isoliert, so dass eine Vielzahl Inselzonen gebildet
wird. In jeder Inselzone sind ein p-Kanal-Metalloxid-Halbleiterfeldeffekttransistor
(metal oxide field-effekt transistor – MOSFET) (im Folgenden als "PMOS" bezeichnet) und
ein npn-Bipolartransistor ausgeformt. Des Weiteren ist der umgebende
Bereich (Seitenflächen)
der epitaxialen Zone des n-Typs, in dem Source und Drain jedes PMOS-Transistors
ausgebildet sind, von einer (p+)-Abzweigungs- (deriving) Zone umgeben.
Unter dem PMOS-Transistor ist eine vergrabene (p+)-Zone so ausgeformt,
dass sie mit der (p+)-Abzweigungszone verbunden ist. Der PMOS wird
von der (p+)-Abzweigungszone und der vergrabenen (p+)-Zone umgeben.
Außerdem
ist der umgebende Bereich (Seitenflächen) der epitaxialen Zone
des n-Typs, in dem die (p+)-Abzweigungszone
und die vergrabene (p+)-Zone ausgeformt sind, von einer (n+)-Abzweigungszone umgeben.
Unter der vergrabenen (p+)-Zone ist eine vergrabene (n+)-Zone so
ausgebildet, dass sie mit der (n+)-Abzweigungszone und der vergrabenen
(p+)-Zone verbunden ist. Auf diese Weise wird die Zone, in der die
(p+)-Abzweigungszone und die vergrabene (p+)-Zone von der (n+)-Abzweigungszone
und der vergrabenen (n+)-Zone umgeben sind, gebildet. Bezüglich dieses
PMOS wird ein npn-Bipolartransistor
in einer der anderen Inselzonen gebildet, wodurch der PMOS und der
npn-Bipolartransistor den BiCMOS bilden. Die (p+)-Abzweigungszone
ist mit einem Massepotential (GND) und die (n+)-Abzweigungszone
mit einem Spannungsversorgungspotential verbunden. Der BiCMOS mit einer
solchen Struktur kann die Bildung eines parasitären npn-Transistors verhindern.
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Wird jedoch bei diesem herkömmlichen MOS-Transistor
des voll isolierten Typs das Potentail der Drain-Zone unmittelbar
unter der n-Wanne negativ, wird der aus dem Siliziumsubstrat des
p-Typs, der vergrabenen (n+)-Schicht, der vergrabenden Schicht des
p-Typs und der n-Wanne bestehende pnp-Thyristor eingeschaltet. Als
Ergebnis tritt unvermeidlich das nachteilige Latchup ein.
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Außerdem kann gemäß der in
der Patentschrift offenbarten herkömmlichen Technologie der aus
dem PMOS und dem npn-Transistor bestehende BiCMOS zwar die Bildung
des parasitären
npn-Transistors aber nicht die eines parasitären Thyristors verhindern.
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Es ist die Aufgabe dieser Erfindung,
zumindest die Probleme der herkömmlichen
Technologie zu lösen.
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Das Halbleiterbauelement gemäß der vorliegenden
Erfindung enthält
einen n-Kanal-Metalloxid-Halbleiter-(MOS)-Transistor.
Der n-Kanal-MOS-Transistor enthält
ein Halbleitersubstrat des p-Typs, eine auf dem Halbleitersubstrat
des p-Typs ausgeformte epitaxiale Zone des n-Typs, eine erste vergrabene
Schicht des p-Typs, die die epitaxiale Zone des n-Typs gegen eine
andere epitaxiale Zone des n-Typs und eine in der epitaxialen Zone
des n-Typs ausgeformte n-Wanne isoliert. Der n-Kanal-MOS-Transistor
enthält
außerdem
eine in der n-Wanne ausgeformte Drain-Zone, eine die Seitenflächen der
n-Wanne umgebende p-Wanne, so dass sie von der n-Wanne getrennt
ist, eine in der p-Wanne ausgeformte Source-Zone und ein Gate auf
jedem oberen Schichtabschnitt der Drain- und der Source-Zone. Der
n-Kanal-MOS-Transistor enthält
ferner eine zweite vergrabene Schicht des p-Typs, die unter der
n-Wanne und der p-Wanne
ausgeformt ist, so dass sie mit der p-Wanne verbunden und vom Halbleitersubstrat
des p-Typs und der ersten vergrabenen Schicht des p-Typs getrennt
ist, sowie eine vergrabene Schicht des n-Typs, die so ausgeformt
ist, dass sie mit der zweiten vergrabenen Schicht des p-Typs und dem
Halbleitersubstrat des p-Typs verbunden und von der p-Wanne, der
n-Wanne und der ersten vergrabenen Schicht des p-Typs getrennt ist.
Eine erste mit der epitaxialen Zone des n-Typs elektrisch verbundene
Elektrode, eine zweite mit dem Halbleitersubstrat des p-Typs elektrisch
verbundene Elektrode und eine dritte mit der ersten vergrabenen
Schicht des p-Typs elektrisch verbundene Elektrode sind mit dem
Massepotential verbunden.
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Diese und andere Aufgaben, Merkmale
und Vorteile der vorliegenden Erfindung sind in der nachstehenden
Beschreibung der Erfindung ausdrücklich erwähnt oder
ergeben sich daraus in Zusammenhang mit den beiliegenden Zeichnungen.
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Kurzbeschreibung
der Zeichnungen
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1 zeigt
ein Schaltschema einer Schaltungskonfiguration, in der Endtransistoren
gemäß der vorliegenden
Erfindung verwendet werden;
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2 zeigt
schematisch die Struktur im Schnitt und ein Schaltschema eines NMOS
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung;
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3 zeigt
schematisch die Struktur im Schnitt und ein Schaltschema des NMOS,
eine epitaxiale (n–)-Zone
nicht an einem Massepotential geerdet ist; und
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4 zeigt
schematisch die Struktur im Schnitt und ein Schaltschema eines NMOS
gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung.
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Nachstehend werden Ausführungsformen des
Halbleiterbauelements gemäß der vorliegenden Erfindung
unter Bezugnahme auf die beiliegenden Zeichnungen erläutert. Es
sei darauf hingewiesen, dass die vorliegenden Erfindung nicht auf
die Ausführungsformen
beschränkt
ist.
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Eine erste Ausführungsform der Erfindung wird
unter Bezugnahme auf die 1 bis 3 beschrieben. 1 zeigt ein Beispiel einer
integrierten Schaltung (integrated circuit – IC), in der als Umschaltelemente
eines Inverters dienende Endtransistoren verwendet werden. Bei dieser
IC handelt es sich um eine Schaltung eines Treibers, der eine Solenoidlast
in einem Motor oder dgl. treibt. Die Treiberschaltung enthält einen
Hauptkörper
des Motors 30, einen Motor-Treiber-IC-Abschnitt 90,
der den zu treibenden Motor-Hauptkörper 30 steuert, und
eine Motortreiber-Spannungsversorgung 20.
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Der Motor-Treiber-IC-Abschnitt 90 besteht aus
einer Inverterschaltung des Dreiphasen-Spannungstyps. Jeder Transistor
wird aus sechs Schalttransistoren gebildet, die jeweils aus dreiphasigen oberen
und unteren Zweigen bestehen. Ein Anschluss 40 der Motortreiber-Spannungsversorgung ist
elektrisch mit den drainseitigen Elektroden der drei n-Kanal-Metalloxid-Halbleitertransistoren
(im Folgenden als "NMOS" bezeichnet) verbunden,
die die oberen Treibertransistoren sind: Eine von der Motortreiber-Spannungsversorgung 20 gelieferte
Spannung wird an die Drains der oberen NMOS 10 bis 12 über den
Anschluss 40 der Motortreiber-Spannungsversorgung gelegt.
Die sourceseitigen Elektroden der NMOS 10 bis 12 sind
mit den Motorausgangsanschlüssen 21 bis 23 verbunden.
Die Motorausgangsanschlüsse 21 bis 23 sind
mit Motortreiberspulen 31 bis 33 verbunden, die
im Motor-Hauptkörper 30 vorgesehen
sind. Des Weiteren sind die Motorausgangsanschlüsse 21 bis 23 elektrisch
mit den drainseitigen Elektroden der drei NMOS 13 bis 15 verbunden,
die die unteren Treiber-Endtransistoren sind. Die Spannungen von
den Motortreiberspulen 31 bis 33 werden an die
Drains der unteren Treiber-NMOS 13 bis 15 über die
Motorausgangsanschlüsse 21 bis 23 geliefert.
Die sourceseitigen Elektroden der unteren Treiber-NMOS 13 bis 15 sind über einen
Motormasseanschluss 41 mit Masse verbunden.
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Nunmehr wird die Funktionsweise dieser
in 1 dargestellten Schaltung
erläutert.
Es wird ein Fall betrachtet, bei dem in einem bestimmten Zeitpunkt
die NMOS 10, 12 und 14 eingeschaltet
und die NMOS 11, 13 und 15 ausgeschaltet
sind. Zu diesem Zeitpunkt fließt
ein Strom durch den NMOS 10, den Motorausgangsanschluss 21,
den Motor 30, den Motorausgangsanschluss 22 und
den NMOS 14 in dieser Reihenfolge. Bezüglich der Spannung zwischen den
Motorausgangsanschlüssen 21 und 22 ändert deshalb
die Spannung von der Motortreiber-Spannungsversorgung den Pol des
Motorausgangsanschlusses 21 zu einem positiven Pol. Außerdem fließt ein Strom
durch den NMOS 12, den Motorausgangsanschluss 23,
den Motor 30, den Motorausgangsanschluss 22 und
den NMOS 14 in dieser Reihenfolge. Bezüglich der Spannung zwischen
den Motorausgangsanschlüssen 22 und 23 ändert deshalb
die Spannung von der Motortreiber-Spannungsversorgung den Pol des
Motorausgangsanschlusses 22 zu einem negativen Pol. Da
außerdem
die beiden Motorausgangsanschlüsse 21 und 23 mit
der positiven Seite der Motortreiber-Spannungsversorgung verbunden
sind, sind sie kurzgeschlossen, und zwischen den Motorausgangsanschlüssen 22 und 23 liegt
keine Spannung an. Auf diese Weise werden die sechs NMOS 10 bis 15 zu
vorgegebenen Zeiten ein- und ausgeschaltet, wodurch die Leitungsspannungen
der Motorausgangsanschlüsse 21 bis 23 negative
oder positive Polarität
haben, und es wird eine Welle in einem Zyklus bestehend aus sechs
Moden erzeugt. Weiterhin werden die Leitungsspannungen der Motorausgangsanschlüsse 21 bis 23 in
Dreiphasenströme,
deren Phase um 120° versetzt
ist, gewandelt. Ferner werden mittels der Impulsbreitenmodulations-
(pulse width modulation – PWM)-Steuerung
die Anzahl der Impulse, die Impulsintervalle, die Impulsbreite und
dgl. der Ausgangsspannungen gesteuert, wodurch eine entsprechende
Sinuswelle erzeugt wird.
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Der Motor wird von dieser Sinuswelle
angesteuert. Beim Umschalten der entsprechenden NMOS 10 bis 15 wird
jedoch von den Motortreiberspulen 31 bis 33 eine
gegenelektromotorische Kraft erzeugt.
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Wie beispielsweise unter "Beschreibung der zugehörigen Technik" erläutert, wird
die negative Spannung an die Drainzonen der unteren Treiber-Endtransistoren
gelegt.
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2 zeigt
ein Beispiel der Schaltung, die den nachteiligen Einfluss eines
parasitären
Transistors gefolgt von beispielsweise der Erzeugung der negativen
Spannung verhindert. 2 zeigt
schematisch die Struktur im Schnitt eines NMOS 13a und
ein Schaltschema desselben gemäß einer
ersten Ausführungsform.
In 2 ist einer der unteren
Treiber NMOS 13 bis 15 von 1, z.B. der NMOS 13a, dargestellt.
Der NMOS 13a der ersten Ausführungsform hat epitaxiale (n–)-Zonen 53a, 53b und 53c,
die auf einem Siliziumsubstrat des p-Typs (im Folgenden als "P-SUB" bezeichnet) 50 ausgeformt
sind. Ein Drain 61 des NMOS 13a ist mit einer
Elektrode auf einer in eine n-Wanne eindiffundierten (n+)-Schicht
verbunden. Eine Source 62 des NMOS 13a ist mit
einer Elektrode auf einer eindiffundierten (n+)-Schicht und einer
in einer p-Wanne
ausgeformten eindiffundierten (p+)-Schicht verbunden. Der Drain 61 und
die Source 62 sowie ein Gate 60 bilden den NMOS 13a.
Die eindiffundierte (p+)-Schicht und eine p-Wanne unmittelbar unter
dem Gate 60 dienen als die Kanalzone (Backgate-Abschnitt)
des NMOS.
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Die Seitenflächen der n-Wanne werden von den
epitaxialen (n–)-Zonen 53c und
von der p-Wanne durch die epitaxialen (n–)-Zonen 53c umgeben.
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Eine vergrabene Schicht 52 des
p-Typs ist unter der n-Wanne, in der der Drain 61 ausgebildet ist,
und unter den p-Wannen, in denen die Source 62 ausgebildet
ist, so ausgeformt, dass sie mit den n- und p-Wannen verbunden ist.
Die n-Wanne des NMOS 13a wird deshalb von der p-Wanne und
der vergrabenen Schicht 52 des p-Typs umgeben, die aus
einer Siliziumschicht besteht, deren Leitfähigkeitstyp dem der n-Wanne
entgegengesetzt ist. Unter voller Isolierung ist eine Isolierung
zu verstehen, die die n-Wanne in der beschriebenen Weise umgibt.
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Eine vergrabene (n+)-Schicht 51,
bei der es sich um eine vergrabene Schicht des n-Typs handelt, ist
unter der vergrabenen Schicht 52 des p-Typs so ausgeformt,
dass sie mit der vergrabenen Schicht 52 des p-Typs verbunden
ist. Die epitaxialen (n–)-Zonen 53a und 53b,
bei denen es sich um Siliziumschichten des n-Typs handelt, sind
außerhalb
der p-Wannen und an den Seiten ausgebildet, an denen der Drain 61 nicht
ausgeformt ist, so dass sie mit den p-Wannen, der vergrabenen Schicht 52 des
p-Typs und der vergrabenen (n+)-Schicht 51 verbunden sind.
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Als Ergebnis werden die p-Wanne und
die vergrabene Schicht 52 des p-Typs von der vergrabenen
(n+)-Schicht 51 und den epitaxialen (n–)-Zonen 53a und 53b umgeben.
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Vergrabene Schichten 54a und 54b des p-Typs
sind außerhalb
der epitaxialen (n–)-Zonen 53a bzw. 53b und
an den Seiten, an denen die Source 62, der Drain 61 und
das Gate 60 des NMOS 13a nicht ausgeformt sind,
angeordnet. Die Schichten 54a und 54b sind Elementisolierschichten,
mit denen eine Inselzone gebildet wird. Die vergrabenen Schichten 54a und 54b des
p-Typs sind mit einer Masse (GND) 70 verbunden, die auf
dem Massepotential liegt.
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Bei der ersten Ausführungsform
ist die epitaxiale (n–)-Zone 53a mit
einem Metalldraht oder dgl. mit der GND 70 verbunden. Als
Ergebnis ist das Potential der epitaxialen (n–)-Zone 53a nahezu
gleich dem der GND 70.
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Zur Verdeutlichung des Unterschieds
zwischen der Konfiguration des NMOS der ersten Ausführungsform
und der Konfiguration des herkömmlichen
NMOS werden die Nachteile der Konfiguration des herkömmlichen
NMOS nachstehend beschrieben. 3 zeigt
die Struktur eines NMOS 13b, wenn die epitaxiale (n–)-Zone 53a nicht
mit der GND 70 verbunden ist. Beim Umschalten der NMOS 10 bis 15 von 1 gibt es einen Zeitpunkt,
in dem eine gegenelektromotorische Kraft von den Motortreiberspulen 31 bis 33 erzeugt
wird, und eine negative gegenelektromotorische Kraft wird über den
Motorausgangsanschluss 22 an den Drainelektroden der unteren
Treiber-Endtransistoren 13 bis 15 erzeugt.
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Wird eine hohe negative Spannung
an den Drain 61 beispielsweise des NMOS 13b gelegt,
werden ein parasitärer
npn-Transistor 80 und ein parasitärer pnp-Transistor 81 gebildet.
Der parasitäre npn-Transistor 80 wird
aus der n-Wanne unter dem Drain 61, die als Emitter fungiert,
der vergrabenen Schicht 52 des p-Typs als Basis und der
vergrabenen (n+)-Schicht 51 als Kollektor gebildet. Der
parasitäre pnp-Transistor 81 wird
aus der vergrabenen Schicht 52 des p-Typs, die als Kollektor
fungiert, der vergrabenen (n+)-Schicht 51 als Basis und
dem P-SUB 50 als Emitter gebildet. Der parasitäre npn-Transistor 80 und
der parasitäre
pnp-Transistor 81 bilden einen parasitären Thyristor. Wie bereits
erläutert
wird das Potential der n-Wanne niedriger als das der vergrabenen
Schicht 52 des p-Typs, wenn eine negative Spannung an den
Drain des NMOS 13b gelegt wird. Außerdem ist im parasitären npn-Transistor 80 das Potential
des Emitters niedriger als das der Basis. Als Ergebnis wird der
parasitäre
npn-Transistor 80 eingeschaltet. Bei eingeschaltetem Transistor 80 ist
außerdem
das Potential der vergrabenen (n+)-Schicht 51 niedriger
als das des P-SUB 50, und das Potential der Basis des parasitären pnp-Transistors 81 wird niedriger
als das seines Emitters. Als Ergebnis wird der parasitäre pnp-Transistor 81 eingeschaltet.
Elektronen werden vom parasitären
npn-Transistor 80 vermehrt, um zum Kollektor (vergrabene
(n+)-Schicht 51)
ausgegeben zu werden, und die ausgegebenen Elektronen werden in
die Basis (vergrabene (n+)-Schicht 51) des parasitären pnp-Transistors 81 injiziert.
In analoger Weise werden Löcher
vom parasitären
pnp-Transistor 81 vermehrt, um an den Kollektor (vergrabene
Schicht 52 des p-Typs) ausgegeben zu werden, und die Löcher werden
in die Basis (vergrabene Schicht 52 des p-Typs) des parasitären npn-Transistors 80 injiziert.
Der parasitäre
pnp-Transistor 81 entzieht also dem P-SUB 50 einen
hohen Strom. Der Strom fließt
ständig
durch den parasitären npn-Transistor 80 und
den parasitären
pnp-Transistor 81, wodurch ein Latchup und die thermische
Zerstörung
der Verbindungen der Bestandteile verursacht werden.
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Nunmehr sei erneut auf 2 verwiesen, wonach im NMOS 13a der
ersten Ausführungsform die
epitaxiale (n–)-Zone 53a mit
der GND 70 verbunden ist, so dass selbst bei Anliegen einer
großen
negativen Last am Drain 61 des NMOS 13a die mit
der GND 70 verbundene epitaxiale (n–)-Zone 53a und die
vergrabene (n+)-Zone 51 hinsichtlich ihres Potentials nahezu
gleich dem der GND 70 sind. Ferner ist das Potential des
P-SUB 50 nahezu
gleich dem der GND 70, so dass die Annahme zulässig ist,
dass zwischen der vergrabenen (n+)-Schicht 51 und dem P-SUB 50 keine
Potentialdifferenz besteht. Demnach arbeitet ein parasitärer pnp-Transistor,
bei dem die vergrabene Schicht 52 des p-Typs als Kollektor,
die vergrabene (n+)-Schicht 51 als Basis und das P-SUB 50 als
Emitter fungiert, wegen des Fehlens der Potentialdifferenz zwischen
dem Emitter und der Basis nicht. Als Ergebnis wird im Gegensatz
zum NMOS 13b von 3 der
parasitäre
Thyristor nicht gebildet, und beim NMOS 13a von 2 tritt kein Latchup ein, wodurch
die thermische Zerstörung
und dgl. der Bestandteile des NMOS 13a vermieden werden.
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Bei der in 2 dargestellten Struktur des NMOS 13a wird
der parasitäre
npn-Transistor von der n-Wanne, der vergrabenen Schicht 52 des p-Typs
und der vergrabenen (n+)-Schicht 51 gebildet. Da jedoch
dieser parasitäre
npn-Transistor Strom vom P-SUB 50 abzieht, dessen Potential gleich
ist dem der vergrabenen (n+)-Schicht 51, verursacht die
negative Spannung vom Drain 61 keine thermische Zerstörung der
Bestandteile des NMOS 13a.
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Wie bisher erläutert ist gemäß der ersten Ausführungsform
die epitaxiale (n–)-Zone 53a mit
der GND 70 verbunden. Deshalb besteht keine Potentialdifferenz
zwischen der vergrabenen (n+)-Schicht 51 und dem P-SUB 50.
Demnach arbeitet der parasitäre pnp-Transistor,
bei dem die vergrabene Schicht 52 des p-Typs als Kollektor,
die vergrabene (n+)-Schicht 51 als Basis und das P-SUB 50 als
Emitter fungiert, nicht, so dass der parasitäre Thyristor nicht gebildet wird
und kein Latchup eintritt. Damit ist es möglich, die thermische Zerstörung der
Bestandteile des NMOS 13a zu vermeiden.
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Eine zweite Ausführungsform der vorliegenden
Erfindung wird unter Bezugnahme auf die 4 beschrieben. 4 zeigt schematisch die Struktur im Schnitt
und ein Schaltschema eines NMOS 13c gemäß der zweiten Ausführungsform.
Die Bestandteile des NMOS 13c von 4, die die gleichen Funktionen haben
wie die der NMOS 13a und 13b der in den 1 bis 3 dargestellten ersten Ausführungsform, tragen
die gleichen Bezugszeichen und werden nicht erneut beschrieben.
Beim NMOS 13c der zweiten Ausführungsform ist die epitaxiale
(n–)-Zone 53a mit einem
beliebigen Spannungsversorgungspotential (im Folgenden als "VM 71" bezeichnet) durch
eine Metallverdrahtung oder dgl. verbunden, so dass ein Element
wie ein Stromdetektorwiderstand zwischen der Source 62 und
der GND 70 eingeschaltet werden kann.
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Bei dem in 4 dargestellten NMOS 13c wird
bei Anlegen einer großen
Last an den Drain 61 des NMOS 13c das Potential
der vergrabenen (n+)-Schicht 51 höher als das des mit dem Massepotential
verbundenen P-SUB 50, da die vergrabene (n+)-Schicht 51 elektrisch
mit dem VM 71 über
die epitaxiale (n–)-Zone 53a verbunden
ist, und eine von der vergrabenen (n+)-Schicht 51 und dem
P-SUB 50 gebildete parasitäre Diode in Sperrrichtung vorgespannt
ist. Deshalb fließt
kein Strom von der vergrabenen (n+)-Schicht 51 zum P-SUB 50.
Der vom VM 71 gelieferte Strom fließt durch die epitaxiale (n–)-Zone 53a,
die vergrabene (n+)-Schicht 51, die vergrabene Schicht 52 des
p-Typs und die n-Wanne in dieser Reihenfolge und in den Drain 61.
Folglich wird der in der 3 dargestellte
parasitäre
Thyristor nicht erzeugt, es tritt kein Latchup auf und es ist dadurch möglich, die
thermische Zerstörung
der Bestandteile des NMOS 13c zu verhindern.
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Wird ein Element wie ein Stromdetektorwiderstand
zwischen die Sources der unteren Treiber-Endtransistoren (NMOS 13 bis 15)
und den in 1 dargestellten
Motormasseanschluss 41, der auf dem Massepotential liegt,
eingeschaltet, wird das Potential des aus der eindiffundierten (p+)-Schicht und
der p-Wanne bestehenden Backgate höher als das Potential (Massepotential)
des Motormasseanschlusses 41. Liegt in diesem Fall die
epitaxiale (n–)-Zone 53a auf
dem Massepotential, wird eine parasitäre Diode, bestehend aus der
das Backgate bildenden p-Wanne und der epitaxialen (n–)-Zone 53a in
Durchlassrichtung vorgespannt. Als Ergebnis fließt ein Strom von der p-Wanne
und der eindiffundierten (p+)-Schicht zur epitaxialen (n–)-Zone 53a.
Dieser Strom verursacht die Fehlfunktion des Halbleiterbauelements.
Im Gegensatz dazu ist beim NMOS 13c der zweiten Ausführungsform
die epitaxiale (n–)-Zone 53a mit
dem Potential der Spannungsversorgung verbunden. Deshalb ist die
parasitäre
Diode, bestehend aus der das Backgate bildenden p-Wanne und der
epitaxialen (n–)-Zone 53a in
Sperrrichtung vorgespannt. Als Ergebnis fließt kein Strom von der epitaxialen
(n–)-Zone 53a zur
p-Wanne und zur eindiffundierten (p+)-Schicht. Folglich tritt auch
dann keine Fehlfunktion des NMOS 13c auf, wenn ein Element wie
ein Stromdetektorwiderstand zwischen die Source 62 und
den Motormasseanschluss 41 eingeschaltet wird. Es sei darauf
hingewiesen, dass es bei Vernachlässigung der Potentialabnahme
des VM 71 aufgrund des eindiffundierten Widerstands der
epitaxialen (n–)Zone 53a ausreicht,
wenn das Potential des VM 71 gleich ist wie oder höher als
das des Backgate.
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Wie bisher erläutert ist bei der zweiten Ausführungsform
die epitaxiale (n–)-Zone 53a mit
dem VM 71 verbunden. Deshalb ist das Potential der vergrabenen
(n+)-Schicht 51 höher
als das des mit dem Massepotential verbundenen P-SUB 50,
und es fließt kein
Strom von der vergrabenen (n+)-Schicht 51 zum P-SUB 50.
Folglich arbeitet der parasitäre
pnp-Transistor, bei dem die vergrabene Schicht 52 des p-Typs als
Kollektor, die vergrabene (n+)-Schicht 51 als Basis und
das P-SUB 50 als Emitter fungieren, nicht, weshalb der
parasitäre
Thyristor nicht gebildet wird und kein Latchup eintritt. Es ist
damit möglich,
die thermische Zerstörung
der Bestandteile des NMOS 13c zu vermeiden. Da außerdem die
epitaxiale (n–)Zone 53a mit
dem Spannungsversorgungspotential verbunden ist, wird die parasitäre Diode,
bestehend aus der das Backgate bildenden p-Wanne und der epitaxialen
(n–)-Zone 53a in
Sperrrichtung vorgespannt und es fließt kein Strom durch die epitaxiale (n–)-Zone a,
die p-Wanne und die eindiffundierte (p+)-Schicht. Deshalb kann auch
dann in vorteilhafter Weise eine Fehlfunktion des NMOS 13c vermieden werden,
wenn ein Element wie ein Stromdetektorwiderstand zwischen die Source 62 und
den Motormasseanschluss 41 eingeschaltet wird.
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Wie bisher erläutert enthält das Halbleiterbauelement
gemäß der vorliegenden
Erfindung, das für
die unteren Treiber-Endtransistoren einer Totem-Pole-Endstufe verwendet
werden kann, eine NMOS-Struktur des voll isolierten Typs, und die
epitaxiale Zone des n-Typs des NMOS ist mit dem Massepotential verbunden.
Es ist daher möglich,
das Entstehen eines parasitären
Thyristors zu vermeiden. Damit kann das Auftreten des Latchup, durch das
hohe Ströme
vom Siliziumsubstrat des p-Typs extrahiert werden verhindert werden,
und die thermische Zerstörung
des Halbleiterbauelements verhindert werden.
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Obwohl die Erfindung bezüglich einer
bestimmten Ausführungsform
zum Zwecke einer vollständigen
und klaren Offenbarung beschrieben worden ist, sind die beigefügten Ansprüche nicht
darauf beschränkt,
sondern dahingehend zu verstehen, dass sie sämtliche Modifikationen und
alternativen Konstruktionen abdecken, wie sie sich für einen Fachmann
ergeben können
und die in den Rahmen der hierin festgelegten Lehre fallen.