DE2753704A1 - Verfahren zur herstellung hochintegrierter schaltungen - Google Patents

Verfahren zur herstellung hochintegrierter schaltungen

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Description

  • erfchren zur Herstellung hochintegrierter Schaltungen
  • ie @rfindung betrifft ein Verfnhren nach dem Oberbegriff des Anspruchs 1.
  • Verfahren zur Herstellung hochintegrierter Schaltungen in MOS-Technik sino bekannt. Mit diesen rinnen auf einem @ilizium-Chip aber nun digitale Schaltungen hergestellt werden.
  • Vs reibt bereits inte,rrierte Schaltunge, in denen digitale und analoge Funktionen kombiniert sind. Diese sind entweder aus vielen unabhängig hergestellten Bausteinen hybride aufgebaut, oder in Silizium monolithisch hergestellt, dannaber wegen der großen Prozeßkomplexität nur mit niedrigem Integrationsgrad realisierbar.
  • Diese bekannten Techniken haben hohe Herstellkosten, großen Platzbedarf, begrenzte Zuverlässigkeit, hohen Leistungsbedarf, niedrige Schaltgeschwindigkeit zur Folge.
  • Aufgabe der Erfindung ist es, diese Nachteile zu vermeiden und insbesondere digitale und analoge Funktionen in einer einfachen Prozeßfolge auf einem Silizium-Chip herzustellen.
  • Dies ermöglicht eine hohe Ausbeute und einen hohen Integrationsgrad.
  • Diese Aufgabe wird durch die im Kennzeichen des Anspruch 1 angegebenen Maßnahmen gelöst. Vorteilhafte Ausführungen sind in den Ansprüchen 2 bis 11 angegeben.
  • Dadurch, daß analoge und digitale Funktion in einer hochintegrierten Schaltung enthalten sind, werden neue Anwendungsgebiete, insbesondere auf den Gebieten Nachrichten- Meß-, Steuer-, Regel- und Medizintechnik, Konsum- und Autoelektrik erschlossen.
  • Für die zukünftige Totalintegration analoger und digitaler Schaltungsfunktionen wird eine Technologie angegeben, die für optimale Schaltungslösungen n-MOS-tnhancement/Depletion-, CMOS- D?IO- und Bipolar-Technologien auf demselben I.SI-Chip vereint. Ohne Ver:ånderunz der Sigenschaften der p- und n-Kanaltransistoren Kannon im p-Kanalteil (n-Wanne) Bipolartransistoren in einem LSI-Baustein gemeinsam integriert werden.
  • rie Erfindung wird anhand von zwei Figuren näher erläutert: Fig. 1 zeigt schematisch einen Querschnitt durch ein erfindungsgemäß hergestelltes Chip, wobei ausschnitteweise nur je ein Transistortyp dargestellt ist.
  • Fig. 2 zeigt eine ähnliche Darstellung nach einer verbesserten Aus führungs form.
  • Das Verfahren geht aus von der n-Kanal Enhancement/Depletion--echnologie, wobei als Substrat 1 p-Silizium vorzugsweise mit hohem spezifischem Widerstand und Kristallorientierung 100) verw endet wird. Diese Technologie wird bei Verfahren nach dem Oberbegriff des Anspruchs 1 auch angewendet.
  • Alrch Verwendung des p-Substrats bleiben die Vorteile dieser Technologie erhalten. In dem Substrat 1 sind n-Kanal Enhancement Transistoren 2 mit Source S, Drain D und Gate G enthalten, außerdem Depletion Transistoren 3. In dem Substrat 1 befinden sich weiterhin die DMOS-Transistoren 4, deren Kanalbereich durch eine p-Belegung p vorzugsweise durch Implantation und Eindiffusion erzeugt wird. Im Substrat 1 werden weiterhin n-Wannen 5 durch einen-Implantation und Eindiffusion erzeugt. In n-Wsnnen 5 befinden sich die p-Kanal-Transistoren 6, wodurch in Verbindung mit den Transistoren 2 die qMOS-Technologie gegeben ist.
  • Bei der bisher üblichen GMOS-Technologie befinden sich die p-Kanal-Transistoren in einem n-Substrat, und die n-Kanal-Transistoren in einer p-Wanne. Durch diese Anordnung sind die n-Kanal-Transistoren für einen hochintegrierten Digitalteil nicht geeignet, im Gegensatz zur Lösung nach der Erfindung. Ferner befinden sich in den n-Wannen 5 die Junction-Feldeffekt-Transistoren 7, @ernerdie npn-Bipolar-Transistoren 8 bestehendaus Emitter E, Basis B und Kollektoranschluß C.
  • Die Source- und Drain-Gebiete der n-Kanal-Transistoren 2, 3, 4 sowie der Emitter E und der Kollektorausschluß C, außerdem die Gatediffusion des Transistors 7 werden durch die gemeinsame n -Relegung n , vorzugsweise durch Implantation von Arsen und Nachdiffusion erzeugt. Die Drain- und Source-Gchiete der Transitoren 6, die Basis des Transistor 8 und die Kanalbereiche der Transitoren 4 irnd 7 werden durch dieselbe p-Belegung durch Implantation und Einfiffusion erzeugt.
  • Die p-Implantation 9 stellt die Schwellenspannung der Transtatoren 2 und 6 sowie die Feldschwellenspannung an der Grenzfläche zwischen Substrat 1 und Feldoxid 11 ein. Sie verhindert außerdem eine Oberflächeninversion zwischen den Tran-@istoren 8.
  • Die Bereiche der Gates G der Transistoren 3 und 4, auRerdem lie Wannenbereiche 5 mit Ausnahme des Gatebereichs G der Transistoren 6 werden bei dieser Implantation durch Fotolack maskiert.
  • Die erforderliche Feldschwellenspannung an der Grenzfläche zwischen n-Wanne 5 und Feldoxid 11 wird durch die Dotierung der n-Wanne 5 eingestellt. Diese p-Implantation 9 wird unmittelbar nach der erzeugung des Feldoxids 11 vorgenommen.
  • Durch die gleichzeitige Einstellung der Schwellenspannungen der Transistoren 2 und 6 und der Feldschwellenspannung im bereich des Feldoxids 11, sind bei dieser CMOS-Technologie keine diffundierten nhannel->topper notwendig. Dies macht das Verfahren für hochintegrierte Schaltungen besonders geeignet.
  • Die ochwellenspannungen der Transistoren 3 und 4 werden durch eine gemeinsame n-Implantntion 10 nacil der Gate-Oxidation eingestellt.
  • In Figur 2 ist eine verbesserte Ausführungsform dargestellt, die nur eine zusätzliche Implantation erfordert.
  • Diese führt zu Bipolartransistoren mit einstellbarer, insbesondere höherer Stromverstärkung und zu wesentlich niedrigeren Basis-Bahnwiderständen. Zugleich werden Source und Drain der p-Kanaltransistoren bezüglich ihrer parasitüren Widerstände und Kapazitäten erheblich verbessert.
  • Schließlich wird die Schwellenspannung und Steilheit der DMOS- und der Junction-Feldeffektransistoren einer Optimierung zugänglich.
  • Im einzelnen werden durch die p-Belegung p die Kanalbereiche der DMOS-Transistoren 4a der Junction-Feldeffektransistoren 7a und die aktive Basis der Bipolartransistoren 8a erzeugt. Durch eine p -Belegung p vorzugsweise durch Implantation, werden Drain D und Source 5 der p-Kanaltransistoren 6 a und der Transistoren 7a und die Basisanschlüsse der Transistoren 8 a mit niedrigem Schichtwiderstand und kleiner Eindringtiefe hergestellt.
  • im besonderen wird die Schwellenspannung der DMOS-Transistoren durch die Überlagerung des p-Gebietes p im Kanalbereich mit der n-Implantation 10 eingestellt, Im Gegensatz zur bisherigen Technik, bei der die n-Implantation 10 nicht verwendet wird, ist die unabhängige, optimierte Einstellung des Enhancement-Teiltransistors 12 und des Depletion-Teiltransistors 13 möglich. Außerdem werden Source und Drain der DMOS-Transistoren 4 bzw. 4a gleichzeitig definiert und geätzt. Sodann wird Drain mit Fotolack maskiert und die p-Belegung p ausgeführt. Nach Ablösen des Fotolacks folgt die n'-Belegung n mit dem Er gebnis, daß das p-Gebiet auf das Source-Gebiet justiert ist. Bei der bisherigen Technik wird zunächst das Cource-Gebiet definiert und geätzt und nach der p-Belegung das Drain-Gebiet definiert und geätzt. Durch die gleichzeitige Definition und Ätzung von Source unjd Drain bei dem Verfahren nach der Erfindung unterlie£t der Drain-',ource-Abstand keinen Justierschwankungen mehr.
  • In Figur 1 und 2 sind schematische Querschnitte wiedergegeben für eine Metall-Gate-Technolgie. Nach den gleichen in der Beschreibung und den Ansprüchen aufgezählten Verfahrensschritten können die Transistoren mit Selbstjustierung der ates und zusätzliche Verdrahtungsebenen hergestellt werden, insbesondere unter Verwendung von polykristallinen Silizium.
  • Hierdurch werden die parasitären Kapzitäten verringert, die Packungsdichte erhöht und größere Betriebsspannungen ermöglicht.
  • für die Das Verfahren zeichnet sich dadurch aus, daß?gleichzeitige erzeugung aller Transistor-Typen wie bei der einfachsten CMOS Prozeßfolge nun 6 strukturbestimmende Masken benötigt werden nämlich: 1. ffir Wanne und Kollektor 2. für n-Kanal Source soie Drain und Emitter 3. für p-Kanal Source soie Drain und Basis 4. für Gateoxid 5. für Kontaktlöcher 6. für Metallisierung, z.B. Aluminium brei weitere unkritische Masken werden benötigt, um bei der p-Belegung durch Imlantation p, der p-Implantation 9, und der n-Implantation 10 die nichtimplantierten Bereiche zu maskieren. Als Maskierschicht kenn insbesondere Fotolack verwendet werden.
  • Durch die einfache Prozeßfolge ist eine hohe Bauelementedichte möglich. Ebenso wird durch die geringe Anzahl strukturbestimmender Wasken eine hohe Ausbeute erzielt.
  • Dies sind die Grundvoraussetzungen für hochintegrierte Schaltungen. Für jede Schaltungsfunktion -analog, digitalstehen mit diesen Verfahren die am besten geeigneten Transistorentypen zur Verfügung.

Claims (11)

  1. P a t e n t a n s p r ii c h e Verfahren zur Herstellung hochintegrierter Schaltungen für digitale Funktionen in MO^,-Teclmiv, d a d u r c h g e k e n n z e i c h n e t, dan in einer Prozeßfolge auf dem gleichen Silizium-Chip, nMO MOS-, T)MOS-, Junction-Feldeffekt- und Bipolar-Transistoren hergestellt werden, so daß auch analoge Funktionen mitintegriert werden können.
  2. 2) Verfahren nach anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß für alle Bauelemente ein gemeinsames p-Substrat verwendet wird.
  3. 3) Verfahren nach Anspruch 2, d a d u r c Ii g e k e n n z e i c h n e t, daß in bestimmten Bereichen eine n-Implantation mit nachfolgender Eindiffusion ausgefilhrt wird, die Isolationswannen für die p-Kanal-Junction- und MOS-Feldeffekttranssistoren mit ausreichend hoher Feld-Schwellenspannung in diesen Bereichen und die Kollektor-Bereiche der npn-Bipolartransistoren bildet.
  4. 4) Verfahren nach Anspruch 2, da durch gekennzeichnet, daß eine p-Belegung durch Ionenimplantation und Eindiffusion erfolgt, mit der die Kanalbereiche der DMOS-Transistoren selbstjustierend und in bestimmten Bereichen der n-Gebiete) die Kanalbereiche der Junction- Feldeffekttransistoren sowie die aktiven Basen der @pn-Bipolartransistoren hergestellt werden.
  5. ) Verfahren nach Anspruch X, d a d u r c h g e k e n n z e i c h n e t, daß die p-Belegung auch zur Herstellung von Source und Drain der p-Kanal-Transistoren verwendet wird.
  6. 6) Verfahren nach Anspruch 2, ci ci ii r c h g e k e n n z e i c h n e t, daß eine n Belegung durchgeführt wird, aus der die Source- und Drain-Gebiete der n-Kanal Transistoren, insbesondere auch der DMOS-Transistoren, die Gates der Junction-Feldeffekttranssistoren und die Emitter bzw. die Kollektorkontakte der npn-Transistoren erzeugt werden.
  7. 7) Verfahren nach Anspruch 4, d a d ti r c h g e k e n n z e i c h n e t daß eine p-Belegung durch Ionenimplantation erfolgt, mit der Soirce- und Draingebiete der p-Kanal-Junction und MOS-Feldeffekttransistoren sowie die oberflächennähen Bereiche der basis der npn-Transisttren hergestellt werden.
  8. 8) Verfahren nach Anspruch 2.
    dadurch gekennzeichnet, daß eine p-Implantation eriolgt, mit der gleichzeitig die Schwellenspannungen der p-Kanal-und n. Kanat Enhancement-MOS-Transistoren, die erforderliche Feld-Schwellenspannung über dem p-Material eingestellt und die Oberflächenin--ersion zwischen den npn-Transistoren verhindert wird.
  9. 9) Verfahren nach Anspruch 2, d a du r c h g e k e n n z e i c h n e t, daß durch eine n-Implantation die Schwellenspannungen der n-KanalDepletion-Transistoren sowie der Enhancement-und Depletion-Teiltransistoren des DMOS-Transistors eingestellt werden.
  10. 10) Verfahren nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß Source und Drain für die DMOS-Transistoren geichzeitig definiert und geäzt werden und daß bei der p-Belegung die Drain-Gebiete der DMOS-Transistoren mit Fotolack abgedeckt werden.
  11. 11) Verfahren nach Anspruch 1 bis 10, d a d u r c h g e k e n n z e i c h ne t, daß Techniken der SelbstJustierung und/oder Poly-Silizium-Schritte angewendet werden.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0027919A2 (de) * 1979-10-09 1981-05-06 Siemens Nixdorf Informationssysteme Aktiengesellschaft Verfahren zur Herstellung von Hochspannungs-MOS-Transistoren enthaltenden MOS-integrierten Schaltkreisen sowie Schaltungsanordnung zum Schalten von Leistungsstromkreisen unter Verwendung derartiger Hochspannungs-MOS-Transistoren
EP0069429A2 (de) * 1981-07-06 1983-01-12 Koninklijke Philips Electronics N.V. Feldeffekttransistor mit isoliertem Gate
EP0080523A1 (de) * 1981-11-28 1983-06-08 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor
EP0569204A2 (de) * 1992-05-08 1993-11-10 National Semiconductor Corporation Verfahren zur Herstellung von N-Kanal- und P-Kanal-Sperrschicht-Feldeffekttransistoren unter Verwendung eines CMOS- oder Bipolar/CMOS-Verfahrens
WO1994019828A1 (en) * 1993-02-25 1994-09-01 National Semiconductor Corporation Fabrication process for cmos device with jfet
EP0676802A1 (de) * 1994-03-31 1995-10-11 STMicroelectronics S.r.l. Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
EP0907208A1 (de) * 1997-10-02 1999-04-07 Istituto Trentino Di Cultura Sperrschicht-Feldeffekttransistor und Verfahren zu dessen Herstellung
FR2776832A1 (fr) * 1998-03-31 1999-10-01 Sgs Thomson Microelectronics Procede de fabrication de transistors jfet
EP1298721A3 (de) * 2001-09-28 2005-03-09 Dalsa Semiconductor Inc. Herstellungsverfahren für bipolar/CMOS/DMOS (BCD) Bauelemente hoher Spannung

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3936668A1 (de) * 1988-12-23 1990-06-28 Fraunhofer Ges Forschung Hochspannungstransistor-anordnung in cmos-technologie

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3582725A (en) * 1969-08-21 1971-06-01 Nippon Electric Co Semiconductor integrated circuit device and the method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3582725A (en) * 1969-08-21 1971-06-01 Nippon Electric Co Semiconductor integrated circuit device and the method of manufacturing the same

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
"Electronics" 3. Okt. 1974, S. 103-105 *
"Electronics" 31. Aug. 1970, S. 72-76 *
"Proc. 2nd Symp. Solid State Devices Technology", Münster, März 1977, S. 145/146 *
US-Z.: "IBM TDB", Bd. 16, Nr. 8, Jan. 1974, S. 2719/2720 *
US-Z.: "IBM TDB", Bd. 19, Nr. 7, Dez. 1976, S. 2618/2619 *
US-Z.: "IEEE International Electron Devices Meeting, Technical Digest", Dez. 1974, S. 383-385 *
US-Z.: "IEEE Trans. on Electron Devices", Juni 1974, S. 324-331 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0027919A3 (de) * 1979-10-09 1983-04-13 Siemens Nixdorf Informationssysteme Aktiengesellschaft Verfahren zur Herstellung von Hochspannungs-MOS-Transistoren enthaltenden MOS-integrierten Schaltkreisen sowie Schaltungsanordnung zum Schalten von Leistungsstromkreisen unter Verwendung derartiger Hochspannungs-MOS-Transistoren
EP0027919A2 (de) * 1979-10-09 1981-05-06 Siemens Nixdorf Informationssysteme Aktiengesellschaft Verfahren zur Herstellung von Hochspannungs-MOS-Transistoren enthaltenden MOS-integrierten Schaltkreisen sowie Schaltungsanordnung zum Schalten von Leistungsstromkreisen unter Verwendung derartiger Hochspannungs-MOS-Transistoren
EP0069429A2 (de) * 1981-07-06 1983-01-12 Koninklijke Philips Electronics N.V. Feldeffekttransistor mit isoliertem Gate
EP0069429A3 (en) * 1981-07-06 1986-11-05 N.V. Philips' Gloeilampenfabrieken Insulated gate field effect transistor
EP0080523A1 (de) * 1981-11-28 1983-06-08 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor
EP0569204A3 (de) * 1992-05-08 1994-11-02 Nat Semiconductor Corp Verfahren zur Herstellung von N-Kanal- und P-Kanal-Sperrschicht-Feldeffekttransistoren unter Verwendung eines CMOS- oder Bipolar/CMOS-Verfahrens.
EP0569204A2 (de) * 1992-05-08 1993-11-10 National Semiconductor Corporation Verfahren zur Herstellung von N-Kanal- und P-Kanal-Sperrschicht-Feldeffekttransistoren unter Verwendung eines CMOS- oder Bipolar/CMOS-Verfahrens
WO1994019828A1 (en) * 1993-02-25 1994-09-01 National Semiconductor Corporation Fabrication process for cmos device with jfet
EP0676802A1 (de) * 1994-03-31 1995-10-11 STMicroelectronics S.r.l. Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
US5605851A (en) * 1994-03-31 1997-02-25 Sgs-Thomson Microelectronics S.R.L. Method of forming semiconductor device with a buried junction
EP0907208A1 (de) * 1997-10-02 1999-04-07 Istituto Trentino Di Cultura Sperrschicht-Feldeffekttransistor und Verfahren zu dessen Herstellung
FR2776832A1 (fr) * 1998-03-31 1999-10-01 Sgs Thomson Microelectronics Procede de fabrication de transistors jfet
US6153453A (en) * 1998-03-31 2000-11-28 Stmicroelectronics S.A. JFET transistor manufacturing method
EP1298721A3 (de) * 2001-09-28 2005-03-09 Dalsa Semiconductor Inc. Herstellungsverfahren für bipolar/CMOS/DMOS (BCD) Bauelemente hoher Spannung
US7341905B2 (en) 2001-09-28 2008-03-11 Dalsa Semiconductor Inc. Method of making high-voltage bipolar/CMOS/DMOS (BCD) devices

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