DE2318179A1 - Halbleiteranordnung und verfahren zur herstellung dieser anordnung - Google Patents
Halbleiteranordnung und verfahren zur herstellung dieser anordnungInfo
- Publication number
- DE2318179A1 DE2318179A1 DE19732318179 DE2318179A DE2318179A1 DE 2318179 A1 DE2318179 A1 DE 2318179A1 DE 19732318179 DE19732318179 DE 19732318179 DE 2318179 A DE2318179 A DE 2318179A DE 2318179 A1 DE2318179 A1 DE 2318179A1
- Authority
- DE
- Germany
- Prior art keywords
- conductivity type
- zone
- layer
- zones
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004020 conductor Substances 0.000 title description 4
- 239000004065 semiconductor Substances 0.000 claims description 70
- 230000005669 field effect Effects 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 24
- 239000002019 doping agent Substances 0.000 claims description 16
- 230000000295 complement effect Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000000873 masking effect Effects 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 239000012777 electrically insulating material Substances 0.000 claims description 3
- 239000012190 activator Substances 0.000 claims description 2
- 238000012545 processing Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000000370 acceptor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000006677 Appel reaction Methods 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000011863 silicon-based powder Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
PHN. 6256 Voor/WG v:^.
"Halbleiteranordnung und Verfahren zur Herstellung dieser Anordnung".
Die Erfindung bezieht sich auf eine Halbleiter·* _i "J~"'
anordnung mit einem Halbleiterkörper mit mindestens einem
Feldeffekttransistor mit isolierter Gate-Elektrode, welcher Körper ein an eine Oberfläche grenzendes erstes
Gebiet von einem ersten Leitfähigkeitstyρ und ein an
diese Oberfläche grenzendes zweites Gebiet vom zweiten Leitfähigkeitstyp enthält, das mit dem ersten Gebiet einen
pn-übergang bildet, wobei in dem zweiten Gebiet zu dem Feldeffekttransistor gehörige, an die Oberfläche grenzende
Source- und Drain-Zonen vom ersten Leitfähigkeitstyp erzeugt
sind, und wobei zwischen diesen Source- und Drain-Zonen mindestens eine Gate-Elektrodenschicht erzeugt ist,
die durch eine Isolierschicht von dem Halbleiterkörper getrennt ist, welche Anordnung ein wenigstens teilweise in
3 0 9842/0996
den Halbleiterkörper versenktes Muster aus elektrisch isolierendem
Material enthält, das das zweite Gebiet an der Oberfläche praktisch völlig begrenzt, wobei sich der genannte
pn-Uebergang dem versenkten Muster anschliesst und die genannten Source- und . Drain-Zonen an das versenkte
Muster grenzen, und wobei das zweite Gebiet einen Teil einer epitaktischen Schicht vom zweiten Leitfähigkeitstyp enthält, die sich auf einem zu dem ersten Gebiet gehörigen
Substratgebiet vom ersten Leitfähigkeitstyp befindet
,
Weiterhin bezieht sich die Erfindung auf ein besonders vorteilhaftes Verfahren zur Herstellung dieser
Anordnung.
Halbleiteraiiordnungön der beschriebenen Art sind
bekannt und werden in verschiedenen Ausführungsformen,
insbesondere in monolitischen integrierten Schaltungen, verwendet. Eine derartige Struktur, bei der die Source-
und Drain-Zonen des genannten Feldeffekttransistors in einem Gebiet gelegen sind, das durch einen pn-Uebergang
von dem übrigen Teil des Halbleiterkörpers getrennt ist, ist insbesondere von Bedeutung, weil sie die Möglichkeit
schafft, vom Schaltungstechnischen und technologischen
Standpunkt aus interessante Kombinationen von Halbleiterschaltungselementen in integrierten Schaltungen zu erzielen.
So können z.B. in demselben Halbleiterkörper auf sehr einfache Weise neben dem genannten Feldeffekttransistor
ein oder mehrere Feldeffekttransistoren einer zu dem
309842/0996
-3- PHN. ^256
ersteren Transistor komplementären Struktur angebracht
werden. Derartige Kombinationen von p-Kanal und n-Kanal-Feldeffekttransistoren
werden in vielen wichtigen integrierten Schaltungen, insbesondere in Speicherschaltungen,
verwendet.
Die beschriebenen Halbleiteranordnungen werden vorzugsweise in sehr schnellen Schaltungen verwendet, weswegen
es wichtig ist, dass die Abmessungen und somit auch die verschiedenen Kapazitäten der erhaltenen Struktur möglichst
klein gehalten werden, wodurch ausserdem die Packungsdichte (Anzahl Schaltungselemente pro Oberflächeneinheit)
erhöht werden kann. Dies ist bei bekannten Halbleiteranordnungen oft in ungenügendem Masse der Fall, was
zu einem wesentlichen Teil auf die für die Herstellung erforderlichen Maskierungs- und Ausrichtschritte und die
dabei zu berücksichtigenden Toleranzen zurückzuführen ist.
Die vorliegende Erfindung bezweckt u.a., eine Halbleiteranordnung mit einer neuen Struktur zu schaffen,
die mindestens einen Feldeffekttransistor sehr geringer Abmessungen enthält und mit der eine sehr hohe Packungsdichte
erzielt werden kann. Ausserdem bezweckt die Erfindung, eine Struktur zu schaffen, die sich besonders
gut dazu eignet, in einer monolitischen integrierten Schaltung einen Feldeffekttransistor, vorzugsweise ein
Paar komplentärer Feldeffekttransistoren mit isolierter
Gate-Elektrode, mit einem oder mehreren bipolaren Schaltungselementen, z.B. bipolaren (vertikalen oder lateralen)
109842/0996
-4- PHN. 6256
Transistoren zu kombinieren.
Der Erfindung liegt u.a. die Erkenntnis zugrunde, dass durch Anwendung eines wenigstens teilweise in den
Halbleiterkörper versenkten Isoliermaterialmusters in Verbindung mit einer geeignet gewählten Struktur, des Halbleiterkörpers eine Anordnung mit vorzugsweise einem oder
mehreren Paaren komplementärer Feldeffekttransistoren mit isolierter Gate-Elektrode mit sehr kleinen Kontaktoberflächen
und -kapazitäten erhalten werden kann, die ausserdem
eine grosse Freiheit in bezug auf Kombination mit bipolaren Schaltungselementen gestattet. Weiter liegt der
Erfindung die Erkenntnis zugrunde, dass eine derartige Anordnung durch eine sehr zweckmässige Kombination von Bearbeitungsschritten
auf geeignete Weise, mit einer Mindestzahl an Ausrichtschritten, von denen verschiedene eine sehr
grosse Toleranz aufweisen, hergestellt werden kann, wobei erforderlichenfalls gleichzeitig die benötigten bipolaren
Schaltungselemente gebildet werden können.
Daher ist nach der Erfindung eine Halbleiteranordnung der eingangs beschriebenen Art dadurch gekennzeichnet,
dass mindestens eine zu dem ersten Gebiet gehörige, durch Einführung von Aktivatoren örtlich angebrachte Zone vom
ersten Leitfähigkeitstyp vorhanden ist, die sich von einem
ausserhalb des versenkten Musters liegenden Teil der Oberfläche her durch die ganze Dicke der epitaktischen Schicht
hindurch erstreckt und an der Oberfläche von dem versenkten Muster gebrenzt wird, wobei in mindestens einer genannten
309842/0996
-5- . PHN. 6256
örtlich angebrachten Zone vom ersten Leitfähigkeitstyp ein weiteres Halbleiterschaltungselement angeordnet ist, und
wobei das zweite Gebiet praktisch völlig von einer genannten örtlich angebrachten Zone vom ersten Leitfähigkeitstyp umgeben
ist.
Die Struktur der Anordnung nach der Erfindung ermöglicht u.a. auf sehr einfache Weise die Integration
komplementärer Feldeffekttransistoren mit isolierter Gate-Elektrode
in demselben Halbleiterkörper zusammen mit z.B. bipolaren (lateralen und/oder vertikalen) Transistoren,
wie nachstehend näher erläutert wird.
Eine sehr wichtige bevorzugte Ausführungsform ist nach der Erfindung dadurch gekennzeichnet, dass in
einer genannten örtlich. erzeugten Zone vom ersten Leitfähigkeitstyp an die Oberfläche und an das versenkte Muster
grenzende Source- und Drain-ZoneηΛvom zweiten Leitfähigkeitstyp,
die zu einem zu dem genannten Feldeffekttransistor
komplementären zweiten Feldeffekttransistor gehören, erzeugt sind, wobei zwischen diesen Source- und Drain-Zonen
mindestens eine Gate-Elektrodenschicht erzeugt ist, die durch eiiB Isolierschicht von dem Halbleiterkörper getrennt
ist. Eine derartige Kombination eines oder mehrerer Feldeffekttransistoren von einem bestimmten Typ. z.B. npn
(n-Kanal-Feldeffekttransistoren) mit einem oder mehreren
Feldeffekttransistoren komplementärer Struktur (pnp oder
p-Kanal-Feldeffekttransistoren ) ist in vielen Schaltungen
von besonderer Bedeutung.
309842/0996
-6- PHN. 6256
Dadurch·, dass der Bearbeitungs schritt , bei dem die erwähnte, sich von der Oberfläche bis zum Substratgebiet
erstreckende Zone vom ersten Leitfähigkeitstyp
erzeugt wird, nicht nur zum Anbringen eines Feldeffekttransistors mit isolierter Gate-Elektrode in dieser Zone,
sondern auch als Isolierungsschritt angewandt wird, können in einer Anordnung nach der Erfindung die beschriebenen
Feldeffekttransistorstrukturen auf verschiedene Weise vorteilhaft
mit bipolaren Schaltungselementen kombiniert werden.
Eine wichtige bevorzugte Ausführungsform ist
dadurch gekennzeichnet, dass das versenkte Muster an der
Oberfläche ausserdem einen weiteren Teil der epitaktischen Schicht begrenzt, welcher weitere Teil von einer weiteren
genannten örtlich erzeugten Zone vom ersten Leitfähigkeitstyp, die sich von der Oberfläche bis zu dem Substratgebiet
erstreckt, umgeben ist und mit dieser Zone einen sich völlig dem versenkten Muster anschliessenden pn-Uebergang bilde
in welchem weiteren Teil der epitaktischen Schicht mindestens eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt
ist. Eine derartige Anordnung kann vorteilhaft derart ausgebildet werden, dass der weitere Teil der epitaktischen
Schicht die Basiszone eines bipolaren lateralen, Transistors bildet, dessen Emitter- und Kollektorzonen durch in dem
weiteren Teil der epitaktischen Schicht erzeugte Oberflächenzonen vom ersten Leitfähigkeitstyp gebildet werden.
Dadurch wird eine Kombination mit einem lateralen bipolaren
309842/0 9 96
-7- PHN. 6256
Transistor erhalten,wobei zur Verhinderung einer parasitären
vertikalen Transistorwirkung zwischen der Kollektor-
und/oder Emitterzone und dem Substratgebiet vorzugsweise eine vergrabene Schicht vom zweiten Leitfähigkeitstyp
mit einer höheren Dotierung als die epitakische Schicht zwischen dem weiteren Teil der epitaktischen
Schicht und dem Substratgebiet erzeugt wird. Um den Nutzeffekt der Anordnung zu vergrössern, kann weiter
vorteilhaft wenigstens eine der Oberflächenzonen vom ersten Leitfähigkeitstyp durch eine Zone gebildet werden,
die sich bis zu der vergrabenen Schicht erstreckt.
Die Anordnung nach der Erfindung kann aber
auch vorteilhaft eine Kombination eines oder mehrerer Feldeffekttransistoren
mit isolierter Gate-Elektrode mit einem oder mehreren vertikalen bipolaren Transistoren umfassen.
So ist eine besondere bevorzugte Ausführungsform nach der
Erfindung dadurch gekennzeichnet, dass in dem weiteren Teil
der epitakischen Schicht eine völlig von dem versenkten Muster begrenzte Obeflächenzone vom ersten Leitfähigkeitstyp erzeugt ist, innerhalb deren eine vorzugsweise eben-r
falls an das versenkte Muster grenzende Oberflächenzone vom zweiten Leitfähigkeitstyp erzeugt ist, während der genannte
weitere Teil der epitakischen Schicht neben der Oberflächenzone vom ersten Leitfähigkeitstyp über einen völlig von
dem versenkten Muster begrenzten Teil dieser Zone mit der Oberfläche verbunden ist, wobei die genannte Oberflächenzone
vom ersten Leitfähigkeitstyp die Basiszone eines
vertikalen bipolaren Transistors bildet, dessen Emitter-
309842/0996
-8- PHN. 6256
und Kollektorzonen durch die Oberflächenzone vom zweiten
Leitfähigkeitstyp bzw. den weiteren Teil der epitaktischen
Schicht gebildet werden. Auch in diesem Falle wird zwischen dem weiteren Teil der epitakischen Schicht und dem Substratgebiet
vorteilhaft eine vergrabene Schicht vom zweiten Leitfähigkeitstyp mit höherer Dotierung als die epitaktische
Schicht erzeugt; in diesem Falle um den Kollektorwiderstand herabzusetzen.
Eine weitere wichtige bevorzugte Ausführungsform ist dadurch gekennzeichnet, dass in dem weiteren Teil der
epitakischen Schicht eine Oberflächenzone vom ersten Leitfähigkeitstyp
erzeugt ist, wobei diese Oberflächenzone und das erste Gebiet die Emitter- bzw. Kollektorzonen eines
bipolaren vertikalen Transistors bilden, dessen Basiszone durch den weiteren Teil der epitakischen Schicht gebildet
wird. Zur Herabsetzung des Kollektorreihen-¥iderstandes kann dabei erwünschtenfalls zwischen dem weiteren Teil der
epitaktischen Schicht und dem Substratgebiet noch eine vergrabene Schicht vom ersten Leitfähigkeitstyp mit höherer
Dotierung als das Substratgebiet erzeugt werden.
Der dabei gebildete vertikale bipolare Transistor kann auf sehr kompakte Weise derart erzeugt werden,
dass das versenkte Muster den weiteren Teil der epitakischen Schicht an der Oberfläche in zwei inselförmige Teile
unterteilt, wobei das Muster in dem ersten Teil die Oberflächenzone vom ersten Leitfähigkeitstyp begrenzt, während
sich der weitere Teil der epitaktischen Schicht über den
30 9 842/0996
-9- PHN. 6256
zweiten inseiförmigen Teil der Oberfläche anschliesst.
Bei den obenbeschriebenen bipolaren vertikalen
Transistoren bildet das Substratgebiet einen Teil der Kollektor- oder Emitterzone und diese Konstruktionen sind
also insbesondere geeignet, wenn mehrere vertikale Transistoren eine gemeinsame Kollektor- oder Emitterzone aufweisen.
Die Erfindung schafft aber auch die Möglichkeit, auf sehr einfache Weise Kombinationen mit völlig isolierten bipolaren
vertikalen Transistoren zu erzielen. Eine wichtige bevorzugte Äusführungsfonn ist in diesem Zusammenhang dadurch
gekennzeichnet, dass zwischen dem weiteren Teil der epitaktischen
Schicht und dem Substratgebiet eine vergrabene Schicht vom zweiten Leitfähigkeitstyp mit höherer Dotierung
als die epitakische Schicht erzielt ist; dass eine an die Oberfläche grenzende und völlig von dem versenkten
Muster begrenzte Zone vom ersten Leitfähigkeitstyp erzielt ist, die sich der vergrabene Schicht anschliesst,
völlig von Material vom zweiten Leitfähigkeitstyp umgeben ist und mit diesem Material einen sich dem
versenkten Muster anschliessenden zweiten pn-Uebergang bildet, in welcher Zone eine Oberflächenzone vom zweiten
Leitfähigkeitstyp erzeugt ist, wobei die genannte Zone
vom ersten Leitfähigkeitstyp die Basiszone eines bipolaren
vertikalen Transistors bildet, dessen Emitter- und Kollektorzonen durch die Oberflächenzone vom zweiten Leitfähigkeitstyp
bzw. durch die vergrabene Schicht gebildet werden.
In diesem Falle wird ein vertikaler ■ bipolarer Transistor erhalten, der.völlig von Material vom zweiten
309842/0996
-10- PHN. 6256
Leitfähigkeitstyp (der vergrabenen Schicht und Teilen der epitaktischen Schicht) gegen den übrigen Teil des
Halbleiterkörpers isoliert ist. Dabei wird eine sehr kompakte Struktur, die unter Verwendung von Ausrichtschritten
mit grosser Toleranz hergestellt werden kann, erhalten, wenn das versenkte Muster den weiteren Teil der
epitaktischen Schicht an der Oberfläche in zwei inselförmige Teile unterteilt, von denen der erste Teil die
in der Schicht erzeugte Zone vom ersten Leitfähigkeitstyp begrenzt, während der zweite Teil an der Oberfläche
eine Zone vom zweiten Leitfähigkeitstyρ begrenzt, die die
vergrabene Schicht mit der Oberfläche verbindet.
Bei bisher beschriebenen Strukturen mit Bipolartransistoren können durch zahlreiche Ursachen an der Oberfläche
des Halbleiterkörpers Streustromkanäle gebildet werden, z.B. dadurch, dass ein Inversionskanal gebildet
wird. Derartige Streustromkanäle können u.a. Kurzschlüsse zwischen den Emitter-, Basis- und Kollektorzonen herbeiführen.
Daher ist eine wichtige bevorzugte Ausführungsform nach der Erfindung dadurch gekennzeichnet, dass
oberhalb der Basiszone des Bipolartransistors mindestens eine Feldelektrode erzeugt ist, die durch eine Isolierschicht
von der Halbleiteroberfläche getrennt ist, sich bis zu der Emitter- und/oder der Kollektorzone erstreckt
und vorzugsweise gleichstrommässig mit der Basiszone verbunden ist, um die Bildung eines Streustromkanals zu
verhindern.
309842/0996
-11- PHN. 6256
Obgleich naturgemäss auch andere leitende
Materialien verwendet werden können, bestehen vorteilhaft alle Gate- und Feldelektroden aus polykristallinem Silicium,
das vorzugsweise hoch-dotiert ist.
Mit einer Mindestzahl an Bearbeitungsschritten
können die beschriebenen Kombinationen von Feldeffekttransistoren mit bipolaren Schaltungselementen hergestellt
werden, wenn einerseits alle genannten Zonen vom ersten Leitfähigkeitstyp, die sich bis zu dem Substratgebiet
oder bis zu einer vergrabenen Schicht erstrecken, gleich wie alle genannten Oberflächenzonen und Souce- und Drainzonen
vom ersten Leitfähigkeitstyp untereinander, und
andererseits durch alle Oberflächenzonen und Source- und Drain-Zonen vom zweiten Leitfähigkeitstyp, untereinander
praktisch die gleiche Dicke aufweisen.
Im Zusammenhang mit den Eigenschaften von Donatoren
und Akzeptoren in dem verwendeten Halbleitermaterial und insbesondere im Zusammenhang mit der Tatsache,
dass in Silicium, das sich besonders gut zur Bildung eines versenkten Isoliermusters eignet, die Diffusionskoeffizienten' von Akzaptoren im allgemeinen höher als die
von Donatoren sind, wird bei der Herstellung der beschriebenen Anordnungen als Halbleitermaterial vorzugsweise
Silicium gewählt, wobei das erste Gebiet p-leitend ist.
Wie oben bereits bemerkt wurde, kann die Anordnung nach der Erfindung besonders vorteilhaft durch
Anwendung eines Verfahrens hergestellt werden, das nach
309842/0996
-12- PHN. 6256
der Erfindung dadurch gekennzeichnet ist, dass auf einem
Substratgebiet aus einem Halbleitermaterial vom ersten
Leitfähigkeitstyρ epitaktisch eine Halbleiterschicht vom zweiten Leitfähigkeitstyρ angewachsen wird; dass auf einem Teil der Oberfläche der epitaktischen Schicht eine gegen Oxydation maskierende Schicht erzeugt wird; dass durch
Oxydation der nicht mit dieser Maskierungsschicht überzogenen Oberflächenteile ein wenigstens teilweise in den Halbleiterkörper versenktes schichtförmiges Oxydmuster erzeugt wird, das mindestens einen Oberflächenteil der
epitaktischen Schicht praktisch völlig umgibt; dass örtlich in wenigstens einem Teil der epitaktischen Schicht, der den genannten Oberflächenteil völlig umgibt, ein den ersten Leitfähigkeitstyp bestimmender Dotierungsstoff eingeführt wird zur Bildung mindestens einer Zone vom ersten Leitfähigkeitstyp, die sich von der Oberfläche bis zu dem Substratgebiet erstreckt, wobei das versenkte Muster gegen diesen Dotierungsstoff maskiert; dass örtlich in dem genannten Oberflächenteil ein den ersten Leitfähigkeitstyp bestimmender Dotierungsstoff eingeführt wird zur Bildung an das versenkte Muster grenzender Oberflächenzonen vom ersten Leitfähigkeitstyp, die die Source- und Drain-Zonen eines Feldeffekttransistors bilden, wobei das versenkte Muster ebenfalls gegen diesen Dotierungsstoff maskiert, und dass zwischen den Source- und Drain-Zonen mindestens eine durch eine elektrisch isolierende Schicht der Halbleiteroberfläche getrennte Gate-Elektrodenschicht erzeugt wird.
Leitfähigkeitstyρ epitaktisch eine Halbleiterschicht vom zweiten Leitfähigkeitstyρ angewachsen wird; dass auf einem Teil der Oberfläche der epitaktischen Schicht eine gegen Oxydation maskierende Schicht erzeugt wird; dass durch
Oxydation der nicht mit dieser Maskierungsschicht überzogenen Oberflächenteile ein wenigstens teilweise in den Halbleiterkörper versenktes schichtförmiges Oxydmuster erzeugt wird, das mindestens einen Oberflächenteil der
epitaktischen Schicht praktisch völlig umgibt; dass örtlich in wenigstens einem Teil der epitaktischen Schicht, der den genannten Oberflächenteil völlig umgibt, ein den ersten Leitfähigkeitstyp bestimmender Dotierungsstoff eingeführt wird zur Bildung mindestens einer Zone vom ersten Leitfähigkeitstyp, die sich von der Oberfläche bis zu dem Substratgebiet erstreckt, wobei das versenkte Muster gegen diesen Dotierungsstoff maskiert; dass örtlich in dem genannten Oberflächenteil ein den ersten Leitfähigkeitstyp bestimmender Dotierungsstoff eingeführt wird zur Bildung an das versenkte Muster grenzender Oberflächenzonen vom ersten Leitfähigkeitstyp, die die Source- und Drain-Zonen eines Feldeffekttransistors bilden, wobei das versenkte Muster ebenfalls gegen diesen Dotierungsstoff maskiert, und dass zwischen den Source- und Drain-Zonen mindestens eine durch eine elektrisch isolierende Schicht der Halbleiteroberfläche getrennte Gate-Elektrodenschicht erzeugt wird.
309842/0996
-13- PHN. 6256
Dieses Verfahren ist besonders wichtig bei der Herstellung einer Anordnung mit einem oder mehreren Paaren
komplementärer Feldeffekttransistoren mit isolierte Gate-Elektrode. Eine bevorzugte Ausführungsform ist dadurch
gekennzeichnet, dass beim Erzeugen der sich von der Oberfläche
bis zu dem Substratgebiet erstreckenden Zone vom ersten Leitfähigkeitstyp der Dotierungsstoff in einem von
dem versenkten Muster begrenzten Oberflächenteil der epitaktischen
Schicht unter Verwendung des versenkten Musters als Maskierung eingeführt wird; dass örtlich in der so
erhaltenen, sich bis zu dem Substratgebiet erstreckenden Zone vom ersten Leitfähigkeitstyp ein Dotierungsstoff vom
zweiten Leitfähigkeitstyp eingeführt wird zur Bildung von
Oberflächenzonen vom zweiten Leitfähigkeitstyp, die die Source-.und Drain-Zonen eines zu dem genannten Feldeffekttransistor
komplementären Feldeffekttransistors bilden, wobei das versenkte Muster als Maskierung verwendet wird,
und dass zwischen diesen Source- und Drain-Zonen mindestens eine durch eine Isolierschicht von der Halbleiteroberfläche
getrennte Gate-Elektrodenschicht erzeugt wird.
Es kann dabei besonders wichtig sein, insbesondere zum Erhalten der gewünschten niedrigen Schwellwert
spannungen, dass von der Bildung der Souce- und Drain-Zonen vom zweiten Leitfähigkeitstyρ in der Zonen vom ersten
Leitfähigkeitstyp der Dotierungsstoff vom ersten Leitfähigkeitstyp
in einem Raum mit einer Atmosphäre herabgesetzten Druckes teilweise aus der Zone herausdiffundiert
wird, wodurch in einer an die Oberfläche grenzenden Schicht
309842/0996
-14- PHN. 6256
der Zone die Dotierungskonzentration von der Oberfläche her nach innen zunimmt. Vorzugsweise werden dabei die
erwähnten Source— und Drain—Zonen von zweiten Leitfähig—
keitstyp völlig innerhalb der genannten Schicht, in.der
durch Ausdiffusion die Dotierungskonzentration und insbesondere die Oberflächenkonzentration auf einen verhältnismässig
niedrigen Wert gebracht ist, erzeugt.
Auf sehr zweckmässige Weise kann, zugleich mit der Bildung der genannten Feldeffekttransistoren,
eine Integration der genannten Feldeffekttransistoren
mit insbesondere bipolaren anderen Schaltungselementen erzielt werden, wann nach einer bevorzugten Ausführungsform das versenkte Muster derart erzeugt wird, dass es
ausserdem einen weiteren Teil der epitaktischen Schicht umgibt; dass zugleich mit dem Erzeugen der genannten, sich
bis zum Substratgebiet erstreckenden Zonen vom ersten Leitfähigkeitstyp der Dotierungsstoff auch in einem diesen
weiteren Teil völlig umgebenden, an das versenkte Muster grenzenden Teil der epitaktischen Schicht eingeführt wird
zur Bildung einer weiteren sich bis zu dem Substratgebiet erstreckenden, den weiteren Teil der epitakischen Schicht
völlig umgebenden Zone vom ersten Leitfähigkeitstyp, wobei
das versenkte Muster als Maskierung verwendet wird, und dass in dem weiteren Teil der epitakischen Schicht örtlich
mindestens eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt wird. Dabei wird häufig vorteilhaft die Oberflächenzone
vom ersten Leitfähigkeitstyp von dem ver-
309842/0996
-15- PH»T. 6256
senkten Muster begrenzt, wodurch eine beträchtliche Ramnersparung erzielt wird.
Zur Herstellung der verschiedenen interessanten obenbeschriebenen bevorzugten Ausfuhrungsformen der Anordnung
nach der Erfindung ist es dabei wichtig, dass wenigstens zwischen dem weiteren Teil der epitakischen
Schicht und dem Substratgebiet eine vergrabene Schicht vom zweiten Leitfähigkeitstyp mit einer höheren Dotierungskonzentration
als die epitaktische Schicht erzeugt wird.
In gewissen wichtigen Fällen ist es dabei günstig, dass während der Bildung der sich von der Oberfläche bis zu
dem Substratgebiet erstreckenden Zonen vom ersten Leitfähigkeitstyp in dem weiteren Teil der epitakischen Schicht
wenigstens eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt wird, die sich bis zu einer vergrabenen Schicht
vom zweiten Leitfähigkeitstyp erstreckt. Dadurch können, wie nachstehend näher beschrieben wird, z.B. bipolare
Strukturen mit verhäktnismässig grosser Emitter- oder Kol—
1ektoroberflache erhalten werden.
Wenn innerhalb der genannten Oberflächenzone vom
ersten Leitfähigkeitstyp eine vorzugsweise an das versenkte
Muster grenzende ,völlig von dieser Oberflächenzone umgebene
Oberflächenzone vom zweiten Leitfähigkeitstyp erzeugt wird,
kann z.B. ein besonders interessanter bipolarer vertikaler Transistor erhalten werden.
Äusseri den Gate-Elektroden der genannten Feldeffekttransistoren
wird oft vorteilhaft zur Verhinderung oder Herabsetzung von Streuleckströmen oberhalb des wei-
309842/0996
-16- PHNT. 6256
teren Teiles der epitaktischen Schicht mindestens eine Feldelektrode erzeugt, die durch eine Isolierschicht
von der Halbleiteroberfläche getrennt ist.
Eine bedeutende Vereinfachung der benötigten Maskierungs- und Ausrichtschritte kann bei den beschriebenen
Ausführungsformen des Verfahrens nach der Erfindung
erhalten werden, wenn mindestens eine Gate- oder Feldelektrode zusammen mit dem versenkten Muster die Maskierung
beim Anbringen mindestens einer der erwähnten. Oberflächenzonen bildet.
Schliesslich sei noch bemerkt, dass eine Mindestzahl an Bearbeitungsschritten erhalten werden kann, wenn
.bei dem betreffenden Verfahren einerseits die genannten Oberflächenzonen vom ersten Leitfähigkeitstyp, und andererseits
vorzugsweise auch die Oberflächenzonen vom zweiten Leitfähigkeitstyp, gleichzeitig in demselben Bearbeitungsschritt erzeugt werden.
Einige Ausführungsformen der Erfindung sind in
der Zeichnung dargestellt und werden imfolgenden näher beschrieben. Es zeigen:
Fig. 1 schematisch eine Draufsicht auf einen Teil einer Anordnung nach der Erfindung,
Fig. 2 schematisch einen Querschnitt durch die Anordnung nach Fig. 1 längs der Linie H-II,
Figuren 3-12 schematisch Querschnitte durch die Anordnung nach den Figuren 1 und 2 in aufeinanderfolgenden
Herstellungsstufen,
309842/0996
-17- . PHNf. 6256
Figuren 13, 14, 15, 16, 17 und 18 nacheinander
schematisch Querschnitte durch verschiedene andere Ausführungsformen der Anordnung nach der Erfindung.
Die Figuren sind schematisch und nichr masstäblich gezeichnet. Entsprechende Teile sind in den Figuren im allgemeinen
mit den gleichen Bezugsziffern bezeichnet. In den Querschnitten weisen in der selben Richtung schraffierte
Halbleiterzonen den gleichen Leitiähigkeitstyp auf. In der
Draufsicht (Fig. 1) sind Metallschichten schraffiert dargestellt
.
Fig. 1 zeigt in Draufsicht und Fig. 2 schematisch im Querschnitt längs der Linie H-II der Fig. 1 einen Teil
einer Halbleiteranordnung nach der Erfindung. Die Anordnung weist einen einkristallinen Halbleiterkörper aus Silicium
auf, der ein an eine Oberfläche 2 grenzendes erstes Gebiet (3, 12) vom p-Leitfähigkeitstyp und ein ebenfalls an die
Oberfläche 2 grenzendes zweites Gebiet k vom n-Leitfähigkeitstyp
enthält, das mit dem ersten Gebiet (3» 12) einen pn-Uebergang 5 bildet.
In dem zweiten Gebiet k sind an die Oberfläche
grenzende p-leitende Source- und Drain-Zonen 6 bzw. 7 erzeugt,
zwischen welchen Zonen eine Gate-Elektrodenschicht 8, in diesem Beispiel aus polykristallinem Silicium, erzeugt
ist, die durch eine Schicht 9, in diesem Beispiel aus
Siliciumoxyd, von dem Halbleiterkörper getrennt ist.
Die Anordnung enthält weiter ein wenigstens teilweise in das Silicium versenktes Muster 10 aus elek-
309842/0996
-18- PHN. 6256
trisch isolierendem Material, in diesem Beispiel Siliciumoxyd, obgleich auch andere elektrisch isolierende Materialien
in Betracht kommen können. Dieses Muster 10 begrenzt das zweite Gebiet k an der Oberfläche vollständig, während
sich der pn-Uebergang 5 dem versenkten Muster 10 anschliesst. Die Source- und Drain-Zonen 6 bzw. 7 grenzen an das versenkte
Oxyd 10.
¥eiter enthält das zweite Gebiet 4 einen Teil einer η-leitenden epitaktischen Schicht 11, die sich auf
einem p-leitenden Substratgebiet 3 befindet, das zu dem ersten Gebiet (3» 12) gehört. Das zweite Gebiet k ist
völlig von einer örtlich angebrachten, ebenfalls zu dem ersten Gebiet gehörigen p-leitenden Zone 12 umgeben, die
sich von der Oberfläche 2 her durch die ganze Dicke der epitaktischen Schicht 11 hindurch erstreckt und an der
Oberfläche 2 an das versenkte Muster 10 grenzt. In Fig. ist die Grenze der Zone 12 durch die gestrichelte Linie
(12) angegeben.
Die bisher beschriebene Konfiguraticn eignet sich
besonders gut zur Anwendung in Vereinigung mit anderen Halbleiterschaltungselementen
und gestattet dabei u.a. die Bildung integrierter monolitischer Schaltungen mit sehr
grosser Packungsdichte. Dazu ist nach der Erfindung in dem Beispiel nach den Figuren 1 und 2 die p-leitende Zone 12 an
der Oberfläche völlig von dem versenkten Muster 10 begrenzt, wobei in dieser zu dem ersten Gebiet (3» 12) gehörigen Zone
12 η-leitende Source- und Drain-Zonen ~\h bzw. 15 erzeugt
309842/0996
-19- PHN. 6256
sind, die an die Oberfläche 2 und an das versenkte Muster 10 grenzen und zu einem zu dem pnp-Feldeffekttransistor
(6, 7» 8) komplementären npn-Feldeffekttransistor mit
einer zwischen den Source- und Drain-Zonen 14 bzw. 15
erzeugten Gate-Elektrodenschicht 16 aus polykristallinem Silicium gehören, die durch eine Schicht 17 aus Siliciumoxyd
von dem Halbleiterkörper getrennt ist.
Auf dem ganzen Körper ist weiter eine Siliciumoxydschicht 13 erzeugt, während die Zonen 6, 7» 1 ^- und 15
und die Gate-Elektrodenschichten 8 und 16 über Fenster
18-23 in der Oxydschicht 13 durch Aluminiumschichten 24-29
kontaktiert werden.
Weiter ist ausser den Gate-Elektrodenschichten
und 16 noch eine auf dem Oxydmuster 10 liegende polykristalline
Siliciumschicht 30 vorhanden, die als Verbindungsleitung zwischen anderen nicht dargestellten Teilen der Schaltung
dient. Diese Verbindungsleitung 30 kreuzt die Aluminiumschicht 26 und ist wenigstens an der Stelle des Kreuzpunktes
mit der Oxydschicht 13 überzogen.Auf diese Weise ist eine sehr kompakte Zusammenschaltung komplementärer Feldeffekttransistoren
erhalten, wobei namentlich die Kontaktoberflächen zwischen den Source- und Drain-Zonen und den kontaktierenden
Metallschichten Mindestabmessungen aufweisen können, weil sich die Metallschichten teilweise auf dem angrenzenden
Oxydmuster 10 erstrecken können. Diese Struktur kann, wie nachstehend erläutert wird, unter Verwendung von
Ausrechtschritten mit grossen Toleranzen hergestellt werden
309842/0996
-20- PHN. 6
und schafft u.a. die Möglichkeit zur Kombination mit verschiedenen,
gleichzeitig herzustellenden bipolaren Schaltungselementen.
Die bwschriebene Kombination komplementärer Feldeffekttransistoren kann vorteilhaft unter Verwendung
der nachstehenden Bearbeitungsschritte hergestellt werden (siehe Figuren 3-12).
_1_. Auf einem p-leitenden Siliciumsubstrat 3 mit
einem spezifischen Widerstand von 1 ·*1». cm wird unter Verwendung
in der Halbleitertechnik allgemein üblicher Verfahren epitaktisch eine 5 /um'dicke η-leitende Siliciumschicht
11 mit einem spezifischen Widerstand von 6 JL· .cm
angewachsen. Darauf wird durch thermische Oxydation eine 0,1 /um dicke Schicht 31 aus Siliciumoxyd erzeugt. Darauf
wird unter Verwendung bekannter Techniken eine 0,1 /um dicke Schicht 32 aus Siliciumnitrid erzeugt, die wieder
mit einer 0,1 /um dicke Schicht 33 aus auf pyrolytischem Wege angebrachten Siliciumoxyd überzogen wird. Dann ist
die Struktur nach Fig. 3 erhalten. Für das Anbringen von Siliciumnitridschichten und für die beim Aetzen dieser
Schichten -verwendeten Techniken sei auf Appels et al "Philips Research Reports", April 1970, S. 118-132 verwiesen,
in welcher Veröffentlichung alle für den Fachmann
in diesem Zusammenhang wesentliche Information gegeben wird.' 2_. Dann wird durch Maskierung und Aetzung aus den
Schichten 31 und 32 auf einem Teil der Oberfläche eine
gegen Oxydation maskierende Maske gebildet. Zu diesem Zweck
309842/0996
-21- PIIN. 6
wird zunächst durch einen üblichen photolithographischen Vorgang der Oxydschicht 33 die Form der Antioxydationsmaske
erteilt, derart, dass diese Maske wenigstens einen Teil der Oberfläche völlig bedeckt. Die verbleibenden
Teile der Oxydschicht 33 werden dann als Maske verwendet, mit deren Hilfe durch Aetzung in Phosphorsäure der unterliegenden
Nitridschicht 32 die gewünschte Form erteilt wird, wonach durch Aetzung in einer Pufferlösung mit Fluorwasserstoff
die verbleibenden Teile der Schicht 33 sowie die nicht unter dem Nitrid liegenden Teile der Schicht 31
entfernt werden.
3_· Danach werden die nicht von den Schichten 31 und 32 bedeckten Teile des Siliciums über eine Tiefe von
etwa 1 ,um weggeätzt. Dabei wird die Strktur nach Fig. h
erhalten. Dieser Aetzschrift kann erwünschtenfalls fortgelassen werden, in welchem Falle das anschliessend zu
bildende versenkte Oxydmuster teilweise über die Siliciumoberflache
hinausragen wird.
^. Durch thermische Oxydation bei 1000°C während 16 Stunden in feuchtem Sauerstoff werden dann die nicht
^. Durch thermische Oxydation bei 1000°C während 16 Stunden in feuchtem Sauerstoff werden dann die nicht
von der Maske (31, 32) bedeckten, geätzten Oberflächenteile des Siliciums oxydiert, wobei ein in, den Körper versenktes
Oxydmuster 10 gebildet wird, dessen Oberfläche nahezu nn.t der ursprünglichen Oberfläche des Halbleiterkörpors
zusammenfällt.
j>. Die Schichten 31 und 32 werden nun örtlich von
Teilen der epitaktischen Schicht 11 durch einen Maskierungs-
309842/0996
-22- PIIN. 6256
und Aetzschritt mit grosser Ausrichttoleranz entfernt, wodurch die Struktur nach Fig. 5 erhalten wird.
6_. Nun wird eine Bordiffusion mit Bornitrid als Quelle durchgeführt, wobei durch bekannte Techniken unter
Verwendung einer Ablagerung bei etwa 920 C und einer Eindiffusion
(J'drive-in" ) die Struktur nach Fig. 6 erhalten wird. Während dieser Bordiffusion, bei der das versenkte
Oxydmuster 10 als Maske dient, bildet sich auf dem Silicium eine Oxydschicht 3^, unter der sich ein p-leitendes Gebiet
12 befindet. Dieses Gebiet 12 kann unter Umständen auch durch andere Techniken, z.B. durch Ionenimplantation, erhalten
werden, wobei ebenfalls das Oxydmuster 10 als Maske dient. Sofern dabei ein gerichtetes Ionenbündel verwendet
wird, das den Oberflächenteil ausserhalb des Gebietes nicht trifft, und die Ionen genügend Energie aufweisen, um
durch die Schichten 31 und 32 hindurchzudringen, brauchen
diese Schichten erst von der nachstehend zu beschreibenden
Ausdiffusion entfernt zu werden.
7.· Die Oxydschicht 3^ wird nun entfernt, wonach
bei 1200 C k Stunden lang in einer Kapsel in einem Vakuum
das Bor teilweise weiter bis zu dem Substratgebiet 3 in das Silicium eindringt und zu einem anderen Teil über die Oberfläche
ausdiffundiert. Diese Ausdiffusion erfolgt vorzugsweise in Gegenwart von Silxciumpulver, das entweder nicht dotiert
ist, oder zum Erhalten eines Schwellwertes für die Oberflächenkonzentration an der Oberfläche des Gebietes
eine genau bekannte, verhältnismässig niedrige Bordotierung
309842/0996
-23- PHri. 6256
aufweist.
Auch bei dieser Ausdiffusion dient das Oxydmuster 10 als Maskierung. Dabei bildet sich eine an die
Oberfläche grenzende Schicht 35» in der die Borkonzentration
von der Oberfläche her nach innen zunimmt, und zwar von einem Wert von 10 Atomen/cm an der Oberfläche
auf einen Höchstwert von 3·10' Atomen/cm an
der Stelle der gestrichelten Linie 36 auf einer Tiefe
von etwa 1,5 /um. Damit ist die Struktur nach Fig. 7 erhalten.
8_. Die Schichten 31 und 32 werden nun ohne Anwendung
einer Maske entfernt. Durch thermische Oxydation wird eine Oxydschicht 37 mit einer Dicke von 0,1 /um angebracht,
wonach auf der ganzen Oberfläche eine 0,4 /um
dicke Schicht 38 aus polykristallinem Silicium durch thermische
Zersetzung von SiH, erzeugt wird. Diese Schicht wird durch eine Phosphordiffusion stark dotiert und dann
mit einer Schicht 39 aus pyrolytischem oder thermischem Oxyd mit einer Dicke von 0,1 /um überzogen (siehe Fig. 8).
2,. Durch bekannte photolithographische Techniken
werden nun aus den Schichten 38 und 39 Teile gebildet, die die Gate-elektrodenschichten 8 und 16 der anzubringenden
Feldeffekttransistoren sowie die Verbindungsleitung 30 enthalten,
(siehe Fig. 9)·
10. Anschliessend wird die Oxydschicht 37 von dem
Oberflächenteil des Gebietes k, in dem der p-Kanal-Feldeffekttransistor
erzeugt werden muss, durch Aetzen ent-
309842/0996
-24- PHNT. 6
fernt. Dabei wird die Schicht 37 sowohl unter der Gate- Elektrode 8 als auch auf dem in Fig. 1 mit 41 bezeichneten
Oberflächenteil beibehalten. Die bei diesem Aetzschritt verwendete Maske ist nicht kritisch.
1 1 . Dann werden durch eine Bordiffusion, bei der
die Gate-Elektrodenschicht 8 und das Oxydmuster 10 als Maske dienen, die p-leitenden Souce- und Drain-Zonen 6
bzw, 7 erzeugt. Auch diese Dotierung kann auf andere Weise z.B. durch Ionenimplantation, erfolgen.
12. Danach wird auf dem Ganzen (siehe Fig. 10)
eine 0,2 /um dicke Schicht 40 aus Siliciumoxyd erzeugt,
die anschliessend, gleichfalls unter Verwendung einer nicht kritischen Maske, von einem Teil der Oberfläche
der Zone 12 weggeätzt wird (siehe Fig. 11).
13« Nun werden die Source- und Drain-Zonen 14 und
des n-Kanal-Feldeffekttransistors durch eine Phosphordiffusion
erzeugt. Die Gate-Elektrodenschicht 16 und das Oxydmuster
10 dienen dabei als Maske. Auch diese Dotierung kann erwünscht enf alls auf andere Weise, z.B. durch lonenimplantabion,
erfolgen, wobei bei Anwendung eines gerichteten Bündels die Oxydschicht kO weggelassen werden könnte. Die Zonen
und 15 werden völlig innerhalb der Schicht 35 erzeugt (siehe Fig. 11). Dabei verhindert die verhältnismässig
hohe Borkonzentration an der Stelle der Linie 36 eine
Kanalbildung zwischen der epitaktischen Schicht und den Zonen 14 und 15 längs des Oxyds 10.
J_4_. Auf dem Ganzen wird nun (siehe Fig. 12) gegebenenfalls
nach Entfernung der Schicht kO eine 0,6 /um dicke
■309842/0996
-25- . PKN. 6256
Oxydschicht 13 erzeugt, die mit Kontaktfenstern versehen wird, wobei eine nichtkritische Maske verwendet wird,
deren Ränder wenigstens teilweise über dem Oxydmuster 10 liegen dürfen. Schliesslich wird eine Aluminiumschicht
aufgedampft, die auf übliche Weise durch einen photolithigraphisehen
Aetzvorgang in die gewünschte Farm gebracht wird, so dass die Struktur nach den Figuren 1 und
2 erhalten is,t. Die Aluminiumschicht 2k ist dabei innerhalb des Kontaktfensters sowohl mit der Zone 6 als auch
mit dem Gebiet kl in Kontakt (Fig. 1), wodurch das Gebiet
k mit der Zone 6 kurzgeschlossen wird. Das Kanalgebiet des Feldeffekttransistors (14, 15, 16) kann auf der Unterseite
über das Substratgebiet 3 kontaktiert werden. 15. Schliesslich wird 30 Minuten lang bei 45O°C
in einem Gemisch von Stickstoff und Wasserstoff ausgeglüht.
Der beschriebene Herstellungsvorgang kann praktisch ohne zusätzliche Beaz-beitungsschritte auch bei der
Herstellung von Kombinationen eines oder mehrerer Feldeffekttransistoren
mit einem oder mehreren bipolaren Schaltungselementen, insbesondere Bipolartransistoren, verwendet
werden.
So ist in Fig. 13 eine Struktur dargestellt, in der neben den obenbeschriebenen komplementären Feldeffekttransistoren
(14, 15, 16) und (6, 7, 8) ein bipolarer
lateraler Transistor dadurch gebildet wird, dass das versenkte Muster 10 an der Oberfläche ausserdem. einen weiteren
Teil 50 der'epitaktischen Schicht 11 begrenzt, welcher
3 09842/0996
-26- PHF. 6
Teil 50 von einer weiteren örtlich erzeugten p-leitenden ____,
Zone 12, die sich von der Oberfläche 2 bis zu dem Substratgebiet 5 erstreckt, umgeben ist und mit dieser Zone
einen sich völlig dem versenkten Muster 10 anschliessenden pn-Uebergang 51 bildet. In dem weiteren Teil 50 der epitaktischen
Schicht sind zwei p-leitende Oberflächenzonen
52 und 53 erzeugt, von denen eine die Emitterzone und die
andere die Kollektorzone eines bipolaren lateralen Transistors bildet, von dem das weitere Gebiet 50 die Basiszone
ist. Zwischen dem Gebiet 50 und dem Substratgebiet 3 ist eine η-leitende vergrabene Schicht ^K mit höherer Dotierung
als die epitakitsche Schicht erzeugt, um parasitäre Transistoreffekte
zwischen dem Substratgebiet 3 und den Zonen 52 und
53 zu verhindern. Zwischen den Zonen 52 und 53 und dem versenkten
Muster sind stark η-dotierte Zonen 55 und $6 erzeugt,
die als Kontaktdiffusion und ausserdem zur weiteren Herabsetzung der genannten parasitären Transistorwirkung
dienen können, aber unter Umständen v/eggelassen werden können. Weiter sind zur Verhinderung der Bildung von Oberflächenstromkanälen
durch eine Oxydschicht von der Halbleiteroberfläche getrennte Feldelektroden 57 j 58 und 59
aus polykristallinem Silicium erzeugt, die mit dem Gebiet über Aluminiumschichten 6o und 61 verbunden sind, die zugleich
den Basiskontakt bilden. Die Feldelektrode 58 ist ausserhalb der Zeichnungsebene mit dem Gebiet 50 gleichstrommässig
verbunden.
In den Figuren 13, 1^, 16 und 17 wird das Geb."
> 3 über eine Zone 12 auf der Oberseite mit einer Aluminium-
309842/0996
-27- PHNT. 6 256
schicht 62, vorzugsweise (aber nicht notwendigerweise)
unter Verwendung einer hochdotierten p—leitenden Zone 63»
kontaktiert, wobei das Kontaktfenster nur in einer verhältnismässig
dünnen Oxydschicht erzeugt zu werden braucht, weil an der Stelle dieses Kontaktfensters während der
Bildung des Oxydmusters 10 eine Nitridschicht vorhanden war. In den Beispielen der Figuren 15 und 18 wird angenommen,
dass das Gebiet 3 auf der Unterseite der Scheibe kontaktiert ist.
Die Struktur nach Fig. 13 kann besonders vorteilhaft gleichzeitig mit den komplementären Feldeffekttransistoren
gebildet werden, wobei die Zonen 12 alle während der obenerwähnten Bearbeitungsschritte 6_ und 7_j die Zonen 52,
53 und 63 während des Bearbeitungsschrittes _Π_, die Zonen
55 und 56 während des Bearbeitungsschrittes _1_3 und die Feldelektroden
57» 58 und 59 während der Bearbeitungsschritte 8^ und 2. gebildet werden.
Eine Abwandlung dieser Struktur wird durch die Struktur nach Fig. lh gebildet, die sich u.a. darin von der
Struktur nach Fig. 13 unterscheidet, dass die Zonen 52 und
53 beide an das Oxydmuster 10 grenzen, und dass die Zone 53 in diesem Falle bis zur vergrabenen Schicht 5^ reicht und
gleichzeitig mit den Zonen 12 bei den Bearbeitungsschritten
6_ und 2. angebracht ist, wodurch der Nutzeffekt der Zone 53
vergrössert wird. Zugleich mit den Zonen 6, 7» 52 und 63
kann eine p-leitendef Kontaktzone 64 gewünschtenfalls erzeugt
Werden. Weiter dürfte es einleuchten, dass sich er-
·>, 09842/0996
-28- , PHN. 6 256
wünschtenfalls die Zone 52 auch bis zu der Schicht ^h
erstrecken kann, wobei die Feldelektrode 57 weggelassen werden kann.
Eine andere wichtige Struktur zeigt Fig. 15, wobei in dem weiteren Teil 50 der epitaktischen Schicht
eine völlig von dem versenkten Muster 10 begrenzte pleitende Oberflächenzone 70 erzeugt ist, innerhalb deren
eine an das versenkte Muster 10 grenzende η-leitende Oberflächenzone 71 erzeugt ist. Der weitere Teil 50 ist ferner
neben der Zone 70 über einen völlig von dem versenkten
Muster 10 begrenzten Teil 72 dieser Zone mit der Oberfläche
verbunden, vorzugsweise (aber nicht notwendigerweise) über eine hochdotierte η-leitende Kontaktzone 73· So ist ein
isolierter vertikaler npn-Transistor erhalten, dessen Basis
durch die Zone 70 gebildet wird, während die Zonen 7I und
50 die Emitterzone bzw. die Kollektorzone bilden. Alle Zonen sind durch Aluminiumschichten kontaktiert.
Die Zone 70 kann vorteilhaft während des genannten
Bearbeitungsschrittes 11 gebildet werden, während die Zonen 71 und 73 vorteilhaft während des Bearbeitungsschrittes
13 erzeugt werden können. Es sei darauf hingewiesen, dass der
Feldeffekttransistor (14, 15, 16) hier nicht, in den vorangehenden
Beispielen, unmittelbar neben Feldeffekttransistor (6, 7, 8) liegt.
Fig. 16 zeigt eine Struktur, die sich zum Erzeugen
eines oder mehrerer vertikalen Transistoren mit einem gemeinsamen Kollektor (oder Emitter) eigent. In dem weiteren Gebiet
309842/0996
-29- PHJM. 6
50 ist hier eine p-leitende Oberflächenzone 80 angebracht,
wodurch ein vertikaler pnp-Transistor erhalten ist, dessen
Basiszone durch das Gebiet 50 gebildet wird, während die
Zone 80 und das Substratgebiet 3 die Emitterzone bzw. die Kollektorzone dieses Transistors bilden. Das versenkte
Muster 10 unterteilt hier "das Gebiet 50 an der Oberfläche
in zwei inseiförmige Teile, wobei das Muster 10 in dem
ersten Teil die Zone 80 begrenzt, während sich das Gebiet 50 über den zweiten inseiförmigen Teil 81 (über einen hochdotierten
Kontaktzone 82) der Oberfläche anschliesst.
Bei der Herstellung dieser Struktur kann vorteilhaft die Zone 80 während des Bearbeitungsschrittes 11
gleichzeitig mit den Zonen 6 und 7 gebildet werden, während die Zone 82 vorteilhaft während des Bearbeitungsschrittes
13 gleichzeitig mit den Zonen i4und 15 gebildet werden
kann.
Fig. 17 zeigt eine Abwandlung der Struktur nach Fig. 16, wobei das versenkte Muster 10 die Zone 80 nicht
völlig umschliesst und wobei eine mehr kompakte Struktur erhalten wird. Dabei ist es jedoch erwünscht, auch in diesem
Falle, zur Verhinderung der Bildung eines Leckstromkanals,
eine durch eine Oxydschicht von der Halbleiteroberfläche getrennte Feldelektrode 83, z.B. aus polykristallinem
Silicium, zu erzeugen, die mittels einer Alumuniumschicht 8k mit der Basiszone 50 des Transistors verbunden ist.
Diese Feldelektrode kann vorteilhaft während der Bearbeitungsschritte 8^ und 2 gebildet werden.
Schliesslich wird in Fig. 18 noch ein Beispiel
309842/0996
-30- PHtJ. 6256
eines isolierten vertikalen bipolaren Transistors dargestellt, bei den zwischen dem weiteren Teil 50 der epitaktischen
Schicht 11 und dem Substratgebiet 3 eine n-leitende vergrabene Schicht 90 mit höherer Dotierung als die Schicht
11 erzeugt ist. Ferner ist eine an die Oberfläche grenzende, völlig vom versenkten Muster 10 begrenzte p—leitende Zone
91 erzeugt, die sich der vergrabenen Schicht 90 anschlieest
und mit dem angrenzenden η-leitenden Material einen sich dem versenkten Muster 10 anschliessenden zweiten pn—Uebergang
92 bildet. In der Zone 91 ist eine η-leitende Oberflächenzone
93 erzeugt. Die Zone 91 bildet die Basiszone des Transistors,
dessen Emitterzone und Kollektorzone durch die Zone bzw. die vergrabene Schicht 90 gebildet werden. In diesem
Beispiel unterteilt das versenkte Muster 10 den weiteren Teil 50 der epitaktischen Schicht an der Oberfläche in zwei
inseiförmige Teile, von denen der erste Teil die in der
Schicht erzeugte Zone 9I begrenzt, während der zweite Teil an der Oberfläche eine η-leitende Zone ^h begrenzt, die die
vergrabene Schicht 90 mit der Oberfläche {erwünschtenfalls
über eine hochdotierte η-leitende Kontaktzone 95) verbindet. Die Zone 9I ist an der Oberfläche mit einer hochdotierten
Kontaktzone 96 versehen. Zur Verhinderung der Bildung eines parasitären Oberflächenstromkanals ist eine Feldelektrode
aus polykristallinem Silicium erzeugt, die durch eine Oxydschicht von der Halbleiteroberfläche getrennt und über die
Aluminiumschicht 98 mit der Basiszone des Transistors verbunden
ist.
309842/0996
-31- PHä. 6
In diesem Beispiel schliesst sich das Gebiet h einer η-leitenden vergrabenen Schicht 99 an, die als
Verbindungsleitung mit anderen Teilen der Schaltung dienen kann.
Die Zone 9I kann vorteilhaft während der Bearbeitungsschritte
I» und 7_ und die Zone 96 während des
Bearbeitungsschrittes 11 erzeugt werden, während die Zonen
93 und 95 vorteilhaft während des Bearbeitungsschrittes
13 erzeugt werden kSnnen und die Feldelektrode 97 während
der Bearbeitungsschritte 8^ und 9_ erzeugt werden kann.
Es sei bemerkt, dass die Feldelektroden, wie die Elektroden 57, 58, 59 der Fig. 13 und 14, 83 der Fig.
und 97 der Fig. 18, die zur Verhinderung der Bildung von Streustromkanälen zwischen z-B. dem Emitter und dem KoI-"lektor
dienen, an sich eine neue und wesentliche Verbesserung eines bipolaren (lateralen oder vertikalen)
planaren Transistors ergeben. Diese Feldelektroden können an Stelle von mit der Basis erwünschtenfalls mit einem
anderen geeigneten Potential der Schaltung verbunden werden.
Es JLst einleuchtend, dass sich die Erfindung nicht auf die beschriebenen Ausführungsbeispiele beschränkt,
sondern dass im Rahmen der Erfindung für den Fachmann viele Abwandlungen möglich sind. So können für die verschiedenen
Halbleiterzonen andere Halbleitermaterialien als Silicium verwendet werden. Für die Gate- und Feldelektroden können
andere leitende Materialien als polykristallines Silicium verwendet werden. Auch können die Metallschichten statt
309842/0996
-32- · PHF. 6256
aus Aluminium aus einem anderen leitenden Material bestehen. Dies trifft auch für das Isoliermaterial zu,
das statt aus Siliciumoxyd auch aus anderen Isoliermaterialien, "z.B. Siliciumnitrid, Aluminiumoxyd usw.
oder aus zusammengesetzten Schichten dieser Materialien, bestehen kann. Weiter-können die genannten Leitfähigkeitstypen
(gleichzeitig) alle durch die entgegengesetzten Typen ersetzt werden.
Im Rahmen der Erfindung sind auch viele Abwandlungen
des durchzuführenden Verfahrens möglich. So kann insbesondere die Dotierung der polykristallinen Gateoder
Feldelektroden zugleich mit dem Anbringen einer oder mehrerer diffundierten (oder implantierten) Zonen, z.B. .
.Source- und Drain-Zonen, statt bereits in der Stufe nach
Fig. 8 erfolgen. So können z.B. gewisse Gate- oder Feldelektroden n- und andere p-dotiert werden.
Das Anbringen der gegen Oxydation maskierenden Maske kann auch auf andere als die beschrieben Weise erfolgen,
während diese Maske auch eine andere Zusammensetzung aufweisen kann, vorausgesetzt, dass die maskierenden
Eigenschaften günstig sind.
Obowhl die in den Beispielen beschriebenen Feldeffekttransistoren
nur eine einzige isolierte Gate-Elektrode enthalten, ist es einleuchtend, dass die Erfindung
ohne Weiteres zum Erhalten einer Struktur mit Feldeffekttransistoren mit mehr als einer isolierter Gate-Elektrode,
z.B. Tetrodenfeldeffekttransistoren, verwendet werden kann.
309842/0996
-33- PHX. 6256
Weiter sei noch bemerkt, dass, obwohl in den Figuren die Oberflächenzonen bzw. Souce- und Drain-Zonen
vom ersten Leitfähigkeitstyp eine grössere Dicke als die
Zonen vom zweiten Leitfähigkeitstyp aufweisen, diese
Zonen auch eine gleiche Dicke haben können, während umgekehrt die Oberflächenzonen vom zweiten Leitfähigkeitstyp auch dicker als die vom ersten Leitfähigkeitstyp sein
können.
Schliesslich sei noch erwähnt, dass, indem den beschriebenen Strukturen zusätzliche Zonen hinzugefügt
werden, auch andere bipolare Schaltungselemente, z.B. Thyristoren, erhalten werden können, während für die Dotierung
andere Donatoren als Phosphor und andere Akzeptoren als Bor verwendet werden können.
309842/099
Claims (1)
- -3k- PHN. 6PATENTANSPRÜCHE:1 .) Halbleiteranordnring mit einem Halbleiterkörper mit mindestens einem Feldeffekttransistor mit isolierter Gate-Elektrode, welcher Körper ein an eine Oberfläche grenzendes erstes Gebiet von einem ersten Leitfähigkeitstyp und ein an diese Oberfläche grenzendes zweites Gebiet vom zweiten Leitfähigkietstyp enthält, das mit dem ersten Gebiet einen pn-Uebergang bildet, wobei in dem zweiten Gebiet zu dem Feldeffekttransistor gehörige, an die Oberfläche grenzende Source- und Drain-Zonen vom ersten Leitfähigkeitstyp erzeugt sind, und wobei zwischen diesen Source- und Darin-Zohen mindestens eine Gate-Elektrodenschicht erzeugt ist, die durch, eine Isolierschicht von dem Halbleiterkörper getrennt ist, welche Anordnung ein wenigstens teilweise in den Halbleiterkörper versenktes Muster aus elektrisch isolierendem Material enthält, das das zweite Gebiet an der Oberfläche praktisch völlig begrenzt, wobei sich der genannte pn—Uebergang dem versenkten Muster anschliesst und die genannten Souce- und Drain-Zonen an das versenkte Muster grenzen, und wobei das zweite Gebiet einen Teil einer epitaktischen Schicht vom zweiten Leitfähigkeitstyp enthält, die sich auf einem ersten Gebiet gehörigen Substratgebiet vom ersten Leitfähigkeitstyp befindet, dadurch gekennzeichnet, dass mindestens eine zu dem ersten Gebiet gehörige, durch Einführung von Aktivatoren örtlich erzeugte Zone vom ersten Leitfähigkeitstyp vorhanden ist, die sich von einem ausserhalb des versenkten Musters liegenden Teil der Oberfläche her durch die ganze Dicke der epitaktischen Schicht hindurch309842/0996-35- PHN. 6erstreckt und an der Oberfläche voii dem versenkten Muster begrenzt wird, wobei in mindestens einer genannten örtlich erzeugten Zone vom ersten Leitfähigkeitstyp ein weiteres Halbleiterschaltungselement angeordnet ist, und wobei das zweite Gebiet praktisch völlig von einer genannten örtlich erzeugten Zone vom ersten Leitfähigkeitstyp umgeben ist. 2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass in der genannten örtlich angebrachten Zone vom ersten Leitfähigkeitstyp an die Oberfläche und an das versenkte Muster grenzende Souce- und Drain-Zonen vom zweiten Leitfähigkeitstyp, die zu einem dem genanntenFeldeffekttransistor komplementären zweiten Feldeffekttransistor gehören, erzeugt sind, wobei zwischen diesen Source- und Drain—Zonen mindestens eine Gate-Elektrodenschicht erzeugt ist, die durch eine Isolierschicht von dem Halbleiterkörper getrennt ist.3· Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das versenkte Muster an der Oberfläche» ausserdem einen weiteren Teil der epitaktischen Schicht begrenzt, welcher weitere Teil von einer weiteren genannten örtlich erzeugten Zone vom ersten Leitfähigkeitstyp, die sich von der Oberfläche bis zu dem Substratgebiet erstreckt, umgeben ist und mit dieser Zone einen sich völlig dem versenkten Muster anschliessenden pn-Uebergang bildet, wobei diesem weiteren Teil der epitaktischen Schicht mindestens eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt ist.h. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass der weitere Teil der epitaktischen309842/0996-36- PHIi. 6Schicht die Basiszone eines bipolaren lateralen Transistors bildet, dessen Emitter- und Kollektorzonen durch in dem weiteren Teil der epitaktischen Schicht erzeugten Oberflächenzonen vom ersten Leitfähigkeitstyp gebildet werden. 5· Halbleiteranordnung nach Anspruch 3j dadurch gekennzeichnet, dass in dem weiteren Teil der epitaktischen Schicht eine völlig von dem versenkten Muster begrenzte Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt ist, innerhalb deren eine vorzugsweise ebenfalls an das versenkte Muster grenzende Oberflächenzone vom zweiten Leitfähigkeitstyp erzeugt ist, während der genannte weitere Teil der epitaktischen Schicht neben der Oberflächenzone vom ersten Leitfähigkeitstyp über einen völlig von dem versenkten Muster begrenzten Teil dieser Zone mit der Oberfläche verbunden ist, wobei die gannnte Oberflächenzone vom ersten Leitfähigkeitstyp die Basiszone eines vertikalen Transistors bildet, dessen Emitter- und Kollektorzonen durch die Oberflächenzone vom zweiten Leitfähigkeitstyp bzw. den weiteren Teil der epitaktischen Schicht gebildet werden.6. Halbleiteranordnung nach Anspruch 3» ^ oder 5, dadurch gekennzeichnet, dass zwischen dem weiteren Teil der epitaktischen Schicht und dem Substratgebiet eine vergrabene Schicht vom zweiten Leitfähigkeitstyρ mit höherer Dotierung als die epitaktische Schicht erzeugt ist.7. Halbleuteranordnung nach Ansprüchen h und 6, dadurch gekennzeichnet, dass wenigstens eine der Oberflächenzone vom ersten Leitfähigkeitstyp durch eine Zane gebildet wird, die sich bis zu der vergrabenen Schicht erstreckt.8. Halbleiteranordnung nach Anspruch 3> dadurch309842/0996-37- PHN. 6256gekennzeichnet, dass in dem weiteren Teil der epitaktischen Schicht eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt ist, wobei diese Oberflächenzone und das erste Gebiet die Emitter- bzw. Kollektorzonen eines bipolaren vertikalen Transistors bilden, dessen Basiszone durch den weiteren Teil der epitaktischen Schicht gebildet wird.9. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet, dass das versenkte Muster den weiteren Teil der epitaktischen Schicht an der Oberfläche in zwei inseiförmige Teile unterteilt, wobei das Muster im ersten Teil die Oberflächenzone vom ersten Leitfähigkeitstyp begrenzt, während der weitere Teil der epitaktischen Schicht sich über den zweiten inseiförmigen Teil der Oberfläche anschliesst.10. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass zwischen dem weiteren Teil der epitaktischen Schicht und dem Substratgebiet eine vergrabene Schicht vom zweiten Leitfähigkeitstyp mit höherer Dotierung als die epitaktische Schicht erzeugt ist; dass eine an die Oberfläche grenzende und völlig vom versenkten Muster begrenzte Zone von ersten Leitfähigkeitstyp erzeugt ist, die sich der vergrabenen Schicht anschliesst, völlig von Material vom zweiten Leitfähigkeitstyp umgeben ist und mit diesem Material einen sich dem versenkten Muster anschliessenden zweiten pn-Uebergang bildet, in welcher Zone eine Oberflächenzone vom zweiten Leitfähigkeitstyp erzeugt ist, wobei die genannte Zone vom ersten Leitfähigkeitstyp die Basiszone eines bipolaren vertikalen Transistors bildet,309842/0996-38- PHN. 6256dessen Emitter- und Kollektorzonen durch, die Oberflächenzone vom zweiten Leitfähigkeitstyρ bzw. durch die vergrabene Schicht gebildet werden.1 1 . Halbleiteranordnung nach Anspruch 1O, dadurch gekennzeichnet, dass das versenkte Muster den weiteren Teil der epitaktischen Schicht an der Oberfläche in zwei inseiförmige Teile unterteilt, von denen der erste Teil die in der Schicht erzeugte Zone vom ersten Leitfähigkeitstyp begrenzt, während der zweite Teile an der Oberfläche eine Zone vom zweiten Leitfähigkeitstyρ begrenzt,die die vergrabene Schicht mit der Oberfläche verbindet. 12. Halbleiteranordnung nach einem oder mehreren der Ansprüche h bis 8, 10 und 11, dadurch gekennzeichnet, dass über der Basiszone des Bipolartransistors mindestens eine Feldelekfcrode erzeugt ist, die durch eine Isolierschicht von der Halbleiteroberfläche getrennt ist, sich bis zu der Emitter- und/oder der Kollektorzone erstreckt und vorzugsweise gleichstrommässig mit der Basiszone verbunden ist, um die Bildung eines Streustromkanals zu verhindern. 13· Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass alle Gate— und Feldelektroden aus vorzugsweise hochdotiertem polykristallinem Silicium bestehen. 14. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, das einerseits alle genannten Zonen vom ersten Leitfähigkeitstyp, die sich bis zu dem Substratgebiet oder bis zu einer vergrabenen Schicht erstrecken, gleich wie alle Oberflächenzonen und Souce- und Drain-Zonen vom ersten Leit-309842/0996-39- PHN. 6256Fähigkeitstyp, untereinander, und andererseits auch alle Oberflächenzonen und Source- und Drain-Zonen vom zweiten Leitfähigkeitstyp untereinander praktisch die gleiche Dicke aufweisen.15. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper aus Silicium besteht, und dass das erste Gebiet p—leitend ist.16. Verfahren zur Herstellung einer Halbleiteranordnung nach eines oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass auf einem Substratgebiet aus einem Halblextermaterxal vom ersten Leitfähigkextstyp epitaktisch eine Halbleiterschicht vom zweiten Leitfähigkextstyp angewachsen wird; dass auf einem Teil der Oberfläche der epitaktischen Schicht eine gegen Oxydation maskierende Schicht erzeugt' wird; dass durch Oxydation der nicht von dieser Maskierungsschicht bedeckten Oberflächentexle ein wenigstens teilweise in den Halbleiterkörper versenkten schichtförmiges Oxydmuster erzeugt wird, das wenigstens einen Oberflächenteil der epitaktischen Schicht praktisch völlig umgibt; dass örtlich in wenigstens einem nicht vom versenkten Muster bedeckten Teil der epitaktischen Schicht, der den genannten Oberflächenteil völlig umgibt, ein den ersten Leitfähigkextstyp bestimmender Dotierungsstoff eingeführt wird zur Bildung mindestens einer Zone vom ersten Leitfähigkextstyp, die sich von der Oberfläche bis zu dem Substratgebiet, erstreckt, wobei das versenkte Muster gegen diesen Dotierungsstoff maskiert;309342/0996-40- PHIvT. 6dass örtlich in dem genannten Oberflächenteil ein den ersten Leitfähigkeitstyp bestimmender Dotierungsstoff eingeführt wird zur· Bildung von an das versenkte Muster grenzenden Oberflächenzonen vom ersten Leitfähigkeitstyp, die die Source- und Drain-Zonen eines Feldeffekttransistors bilden, wobei das versenkte Muster ebenfalls gegen diesen Dotierungsstoff maskiert, und dass zwischen den Source- und Drain—Zonen mindestens eine durch eine elektrisch isolierende Schicht von der Halbleiteroberfläche getrennte Gate-Elektrodenschicht erzeugt wird. 17· Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass beim Erzeugen der sich von der Oberfläche bis zu dem Substratgebiet erstreckenden Zone vom ersten Leitfähigkeitstyp der Dotierungsstoff in einem von dem versenkten Muster begrenzten Oberflächenteil der epitaktischen Schicht unter Verwendung des versenkten Musters als Maskierung eingeführt wird; dass örtlich in der so erhaltenen, sich bis zu dem Substratgebiet erstreckenden Zone vom ersten Leitfähigkeitstyp ein Dotierungsstoff vom zweiten Leitfähigkeitstyp eingeführt wird zur Bildung von Oberflächenzonen vom zweiten Leitfähigkeitstyp, die die Souce- und Drain-Zonen eines zu dem genannten Feldeffekttransistor komplementären Feldeffekttransistors bilden, wobei das versenkte Muster als Maskierung verwendet wird, und dass zwischen diesen Source- und Drain-Zonen mindestensdurch eine
eine/Isolierschicht von der Halbleiteroberfläche getrennte309842/0996-41- PHN. 6256Gate-Elektrodenschicht erzeugt wird.18. Verfahren nach Anspruch 17» dadurch gekennzeichnet, dass, bevor die Source- und Drain-Zonen vom zweiten Leitfähigkeitstyp in der Zone vom ersten Leitfähigkeitstyp erzeugt werden, der Dotierungsstoff vom ersten Leitfähigkeitstyρ in einem Raum mit einer-Atmosphäre herabgesetzten Druckes teilweise aus dieser Zone herausdiffundiert wird, wodurch in einer an die Oberfläche grenzenden Schicht der Zone die Dotierungskonzentration von der Oberfläche her nach innen zunimmt. 19· Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Source- und Drain-Zonen von zweiten Leitfähigkeitstyp völlig innerhalb der genannten Schicht erzeugt werden.20. Verfahren nach einem oder mehreren der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass das versenkte Muster derart erzeugt wird, dass es ausserdem einen weiteren Teil der epitaktischen Schicht umgibt; dass zugleich mit dem Erzeugen der genannten, sich bis zu dem Substratgebiet erstreckenden Zonen vom ersten Leitfähigkeitstyp der Dotierungsstoff auch in einem diesen weiteren Teil völlig umgebenden, an das versenkte Muster grenzenden Teil der epitaktischen Schicht eingeführt wird zur Bildung einer weiteren sich bis zu dem Substratgebiet erstreckenden, den weiteren Teil der epitaktischen Schicht völlig umgebenden Zone vom ersten Leitfähigkeitstyp, wobei das versenkte Muster als Maske verwendet wird, und dass in309842/0996-42- PHfT. 6256dem weiteren Teil der epitaktischen Schicht örtlich. mindestens eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt wird.21 . Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt wird, die wenigstens teilweise von dem versenkten Muster begrenzt wird.22. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass wenigstens zwischen dem weiteren Teil der epitaktischen Schicht und dem Substratgebiet eine vergrabene Schicht vom zweiten Leitfähigkeitstyp mit einer höheren Dotierungskonzentration als die epitaktische Schicht erzeugt wird.23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass während der Bildung der sich von der Oberfläche bis zu dem Substratgebiet erstreckenden Zonen vom ersten Leitfähigkeitstyp in dem weiteren Teil der epitaktischen Schicht wenigstens eine Oberflächenzone vom ersten Leitfähigkeitstyp erzeugt wird, die sich bis zu einer vergrabenen Schicht vom zweiten Leitfähigkeitstyp erstreckt.24. Verfahren nach einem oder mehreren der Ansprüche 20 bis 23, dadurch gekennzeichnet, dass innerhalb der genannten Oberflächenzone vom ersten Leitfähigkeitstyp eine vorzugsweise an das versenkte Muster grenzende, völlig von dieser Oberflächenzone umgebene Oberflächenzone vom zweiten Leitfähigkeitstyp erzeugt wird.25. Verfahren nach einem oder mehreren der Ansprüche 16 bis 24, dadurch gekennzeichnet, dass über dem weiteren Teil der epitaktischen Schicht mindestens eine Feldelektrode309842/0996-hj- PHN. 6256erzeugt wird, die durch eine Isolierschicht von der Halbleiteroberfläche getrennt ist.26. Verfahren nach einem oder mehreren der Ansprüche 16 bis 25t dadurch gekennzeichnet, dass mindestens eine Gate— oder Feldelektrode zusammen mit dem versenkten Muster die Maskierung beim Erzeugen mindestens einer der genannten Oberflächenzonen bildet.27. Verfahren nach einem oder mehreren der Ansprüche 16 bis 26, dadurch gekennzeichnet, dass die genannte Oberflächenzonen vom ersten Leitfähigkeitstyp, und vorzugsweise auch die Oberflächenzonen vom zweiten Leitfähigkeitstyp, gleichzeitig in demselben Herstellungssehritt erzeugt werden.309842/0996Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL7205000A NL7205000A (de) | 1972-04-14 | 1972-04-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2318179A1 true DE2318179A1 (de) | 1973-10-18 |
DE2318179C2 DE2318179C2 (de) | 1983-09-01 |
Family
ID=19815843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19732318179 Expired DE2318179C2 (de) | 1972-04-14 | 1973-04-11 | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
Country Status (9)
Country | Link |
---|---|
JP (1) | JPS5241104B2 (de) |
AU (1) | AU473855B2 (de) |
CH (1) | CH555089A (de) |
DE (1) | DE2318179C2 (de) |
FR (1) | FR2328283A1 (de) |
GB (1) | GB1420676A (de) |
IT (1) | IT983793B (de) |
NL (1) | NL7205000A (de) |
SE (1) | SE380389B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2315169A1 (fr) * | 1975-06-19 | 1977-01-14 | Ibm | Procede de fabrication de transistors bipolaires et unipolaires complementaires integres a hautes performances |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS524183A (en) * | 1975-06-28 | 1977-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor devices |
NL7510903A (nl) * | 1975-09-17 | 1977-03-21 | Philips Nv | Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze. |
JPS5244578A (en) * | 1975-10-06 | 1977-04-07 | Mitsubishi Electric Corp | Complementary type insulated gate field effect semiconductor device |
JPS5248476A (en) * | 1975-10-16 | 1977-04-18 | Oki Electric Ind Co Ltd | Process for production of complementary type field effect transistor i ntegrated circuit |
DE3133468A1 (de) * | 1981-08-25 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
JPS5956758A (ja) * | 1983-08-31 | 1984-04-02 | Hitachi Ltd | 電界効果半導体装置の製法 |
JPS59130457A (ja) * | 1984-01-04 | 1984-07-27 | Oki Electric Ind Co Ltd | 相補形電界効果半導体集積回路装置 |
JPH0681932U (ja) * | 1993-05-06 | 1994-11-25 | 株式会社丸辰 | 篭 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1567602A (de) * | 1967-05-31 | 1969-05-16 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL160988C (nl) * | 1971-06-08 | 1979-12-17 | Philips Nv | Halfgeleiderinrichting met een halfgeleiderlichaam, be- vattende ten minste een eerste veldeffecttransistor met geisoleerde stuurelektrode en werkwijze voor de vervaar- diging van de halfgeleiderinrichting. |
-
1972
- 1972-04-14 NL NL7205000A patent/NL7205000A/xx unknown
-
1973
- 1973-04-09 AU AU54269/73A patent/AU473855B2/en not_active Expired
- 1973-04-11 SE SE7305126A patent/SE380389B/xx unknown
- 1973-04-11 FR FR7313066A patent/FR2328283A1/fr active Granted
- 1973-04-11 GB GB1730873A patent/GB1420676A/en not_active Expired
- 1973-04-11 IT IT2289473A patent/IT983793B/it active
- 1973-04-11 CH CH518473A patent/CH555089A/de not_active IP Right Cessation
- 1973-04-11 DE DE19732318179 patent/DE2318179C2/de not_active Expired
- 1973-04-12 JP JP48040911A patent/JPS5241104B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1567602A (de) * | 1967-05-31 | 1969-05-16 |
Non-Patent Citations (4)
Title |
---|
IEEE Spectrum Bd. 8, Nr. 7, 1971, S. 103 * |
In Betracht gezogenes älteres Patent: DE-PS 22 18 680 * |
Philips Research Repts. 25, 1970, S. 118-132 * |
Philips Research Repts. 26, 1971, S. 166-180 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2315169A1 (fr) * | 1975-06-19 | 1977-01-14 | Ibm | Procede de fabrication de transistors bipolaires et unipolaires complementaires integres a hautes performances |
Also Published As
Publication number | Publication date |
---|---|
SE380389B (sv) | 1975-11-03 |
NL7205000A (de) | 1973-10-16 |
GB1420676A (en) | 1976-01-07 |
JPS5241104B2 (de) | 1977-10-17 |
AU5426973A (en) | 1974-10-10 |
AU473855B2 (en) | 1976-07-08 |
JPS4919779A (de) | 1974-02-21 |
CH555089A (de) | 1974-10-15 |
IT983793B (it) | 1974-11-11 |
DE2318179C2 (de) | 1983-09-01 |
FR2328283A1 (fr) | 1977-05-13 |
FR2328283B1 (de) | 1978-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2253702C3 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
DE2916364C2 (de) | ||
EP0071665B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor | |
DE2317577A1 (de) | Monolithisch integrierte halbleiteranordnung | |
DE3116268C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE2615754A1 (de) | Aus einem substrat und einer maske gebildete struktur und verfahren zu ihrer herstellung | |
DE2943435A1 (de) | Halbleiterelement und verfahren zu dessen herstellung | |
DE2361319C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2718449A1 (de) | Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung | |
DE2133979C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE3329224A1 (de) | Integrierte halbleiterschaltungsvorrichtung | |
DE2218680C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE1282796B (de) | Integrierte Halbleiteranordnungen und Verfahren zum Herstellen derselben | |
DE2133976A1 (de) | Halbleiteranordnung, insbesondere mono hthische integrierte Schaltung, und Ver fahren zu deren Herstellung | |
DE2318179C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2155816A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung mit mindestens einem Feldeffekttransistor mit isolierter Torelektrode, und durch dieses Verfahren hergestellte Halbleiteranordnung | |
DE2507038C3 (de) | Inverser Planartransistor und Verfahren zu seiner Herstellung | |
DE3015101C2 (de) | ||
DE2403816A1 (de) | Halbleiteranordnung und verfahren zur herstellung einer derartigen anordnung | |
DE2133977C3 (de) | Halbleiterbauelement | |
DE1514656A1 (de) | Verfahren zum Herstellen von Halbleiterkoerpern | |
DE2627922A1 (de) | Halbleiterbauteil | |
EP0017021B1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären Transistoren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OE | Request for examination void | ||
8126 | Change of the secondary classification |
Free format text: H01L 21/76 H01L 21/205 H01L 29/76 |
|
8181 | Inventor (new situation) |
Free format text: BRANDT, BERNARDUS MARIA MICHAEL, NIJMEGEN, NL SHAPPIR, JOSEPH, HAIFA, IL |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |