JPS59130457A - 相補形電界効果半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＰチャンネル形及びＮチャンネル形の電界効果
トランジスタ、・を共通基板に共存した半導体集積回路
装置に関するものである。

（従来技術） 一般に、Ｃ−ＭＯ８集積回路は、低消費電力にして、低
動作電圧、高速動作等の特徴を有するが、単−基体上に
Ｐチャネル形とＮチャネル形の両極性のトランジスタを
形成しなければならない為、単一チャネル形ＭＯ８集積
回路に比較して形状が犬となシ易い欠点があった。即ち
、第１図ａに示す如＜、Ｎ形層体１を使用する場合には
Ｎチャネル形トランジスタを構成する為、のＰ形層体層
２（以後Ｐウェルと略称する。）を作る必要があり、又
、逆にＰ形層体を使用する場合にはＰチャネル形トラン
ジスタを構成する為のＮウェルを作る必要がある。

まだ、寄生チャネルによる特性劣化を防ぐ為にハ、寄生
ＭＯＳトランジスタのスレッシュホールド電圧（ＶＴｌ
□と称する）を電源電圧以上に高くする事が必要である
。その方法として、一般的にはフィールドの絶縁膜５を
厚くしているが、あまシ厚くすると絶縁膜厚差の大きい
個所が生じ、その段差の部分で配線用のアルミニウム膜
６の一部６ａが切断し易くなったり、ホトリンの精度が
悪くなる等の好ましくない影響が発生する。ＶＴＨを大
きくする別の方法として、図示の耐及びＰ＋のチャネル
ストッパ層３及び４を設ける方式もある。Ｃ−ＭＯ８集
積回路では、この方式が広く用いられているが、このチ
ャネルストッパ層の為形状が更に犬きくなシ、集積度を
より低下させる原因ともなる。

また、集積度ばかシでなく素子自体の形状が大きいこと
や素子相互の間隔が大きい事は、Ｐ−Ｎ接合や配線によ
る寄生の容量を増大させるので、高速化の点から見ても
好ましくないものである。

更にＰウェル２内に形成されるＮチャンネル形ＭＯＳト
ランノスタのソース７ａ及びドレイン７ｂの各領域は同
一導電形を成すＮ形層体１との耐圧を考慮して所定の距
離ｔ２を隔てて形成する必要があｐ１又フィールド絶縁
膜５をマスクとして拡散したソース・ドレイン７ａ、７
ｂは、コンタクト形成分として距離１．だけＰ形つェル
２の外側方向に拡げるだめ、結局Ｐ形つェル２の中心線
からの寸法りは、フィールド絶縁膜５をマスクとして拡
散するソース′・ドレイン７ａ、７＋）のコンタクト形
成余裕分ｔ１に、このソース・ドレイン７ａ　、７ｂの
エツジから前述の距離ｔ２を加えた距離ｔだけ余分に必
要となシ、ウェルの平面占有面積が増大してしまう。尚
、８はＰチャンネルＭＯＳトランジスタのドレインであ
る。この様な面積増大を回避する改良されたものにＬＯ
ＣＯ８技法を採用した集積回路装置がある。この装置は
第１図すとして示しである。同第１図すは第１図ａとの
寸法比較上、一点鎖線で示しだ中心線から右側のみを図
示しである。又寸法関係は第１図ａと同一符号を付しで
ある。第１図すでは寸法ｔ１が図面から事実上消えてい
る。これは、埋置されたフィールド絶縁物５ａの側面で
、ドレイン７ｂの接合端部が終端しているからであり、
この意味では、基体１の垂直方向にｔｌが存在している
ことになる。しかしながら距離ｔ２は依然として基体１
の水平方向に存在している。このことは、ＬＯＣＯ８技
法が基体１の垂直方向への進行を、耐圧上必要な距離ｔ
２分かせげないことを意味している。従ってこのＬＯＧ
Ｏ３技法は埋置されたフィールド絶縁物５ａの埋置分が
基体１の水平方向の距離ｔｌの発生を抑え、結局第１図
ａに比べて２ｔ、小さく構成できるものであるが、未だ
満足いくものではない。このＬＯＧＯ８技法の詳細な構
造及び作り方は、例えば特開昭４９−１９７７９号公報
を参照されたい。

（発明の目的） 本発明は、上述の如き従来のＣ−ＭＯ８集積回路に存す
る欠点を除く事を目的として、ＭＯＳ　）ランジスタ相
互間に厚いシリコン酸化物層を基板奥深く埋没させた如
き構造に形成することによりて、高密度化を達成するも
のであシ、併せて酸化膜段差による配線の切断を防ぎつ
つＶＴＨを大きくし、且つソース・ドレイン接合容量の
減少による高速化を達成せしめる改良形のＣ−ＭＯ８集
積回路を提供するものである。

（実施例） 本発明の実施例を図面に基いて説明する。

第２図は本発明による実施の態様を示す構造図である。

この第２図も第１図ａ及びｂに関連ずけて一点鎖線によ
る中心線を描いてあシ、これらの図面に現れる寸法は全
て同一符号を付しである。

さて、第２図において、Ｐ形層体１１がＮチャネル形Ｍ
Ｏ８ｌ−ランジスタの基体となシ、この中にＮ形のソー
ス及びドレイン領域１２ａ及び１２ｂが形成されている
。一方、Ｐチャネル形ＭＯＳトランジスタの基体として
、Ｐ形層体１１中に作られたＮウェル１３が用いられ、
この中にＰチャネル形ＭＯ８）ランノスタのソース及び
ドレイン領域１４ａ及び１４ｂが形成されている。１５
は本発明の特徴である多孔質シリコンを酸化して出来た
層で、その生成機構並びに処理工程については後述する
。また、１６は基板上の所要個所に熱酸化或はＣＶＤ法
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ　）等の従来の技術により付着した酸化膜層を示し、
１７は各電極金属たるアルミニウム膜である。

もはや明白な様に第１図ａ及びｂに存在していた基板１
１の水平方向の距離ｔ１及びｔ２が、この第２図では図
面から消えている。即ち、基体１１奥深く埋置された絶
縁物層は、この基体１１め垂直方向と平行な一方の端部
ａが、Ｎ形つェル領域１３の垂直方向の接合端部すで終
端し、つまり重なり且つ、前記基体の水平方向と平行な
表面端Ｃと対向する端部ｄ１つｉｐ基基体内底部端上、
ＰチャンネルＭＯＳトランジスタのソース及びドレイン
領域１４ａ、１４ｂとＰ形不純物領域（図中Ｐ−とじて
表示しである）或は基体１１との間の必要な耐圧で決定
される距離ｔ２を越えるか或は等しくなる様に、前記基
体１１の水平方向の表面端Ｃから隔てられた位置で終端
するように形成されている。

これにより’Ｎ形ウェル領域１３の中心からエツジまで
の距離りは、Ｎ形つェル領域１３内に形成される本来必
要な距離りと同寸法となる訳である。

次に本発明の相補形電界効果半導体集積回路装置を得る
一例の製法を記述する。

第３図ｄ本発明構造を得る一製法を示す工程断面図であ
る。

先ず（５）の如く、Ｐ形層体１１に対してＮ形エピタキ
シャル成長層１３を約１０μ程度の厚みで生成させる。

次に（Ｂ）の如く、Ｐチャネル形ＭＯ８の基体となる部
分即ちＮウェル層を除いた部分にｐ一層２０を拡散によ
シ形成する。この際、Ｐ−拡散層２０はエピタキシャル
層１３を貫通し、且つその表面濃度が適当となる様に制
御される。次に（Ｃ）に示す如く、多孔質化を行いたく
ない部分上を、シリコン窒化物等の比較的弗化水素（Ｈ
Ｆ　）溶液に溶解し難い膜３０で覆う。但し、この際Ｎ
ウェル層１３上は必ずしも全てを覆う必要がない。続い
て、弗化水素溶液中でシリコンウェハー側を陽極とし金
属電極例えば１例として白金電極を陰極”として通電す
ると、ρ）に示す如くシリコンが多孔質化した層４０が
得られる。

このシリコンの多孔質膜の生成機構は、現時点では次の
ように考えられている。ま（ず、はじめの反応はシリコ
ンの電気化学反応による Ｓｉ＋２ＨＦ−１−（２−ｎ）ｅ＋−＋ＳｉＦ２＋２Ｈ
＋＋ｎｅ−−−−−−曲（１）である。ここでｅ＋は半
導体中の正孔、ｅ−は電子を示す。つぎに、 ２　Ｓ　Ｉ　Ｆ　２→Ｓｉ＋ＳｉＦ４　　　　　　　四
開聞（２）ＳｉＦ４＋２ＨＦ−）Ｈ２ＳｉＦ６　　　　
　　・曲曲・・値３）Ｓ　ｉ＋２Ｈ２０→Ｓ　ＩＯ２＋
　２Ｈ２・・・曲・曲（４）Ｓ　１０２＋６ＨＦ→Ｈ２
ＳＩＦ６＋２Ｈ２０・・・・曲回（５）のような反応を
通じ、最終的にＳｉはＨ２ＳｉＦ６となシ溶解すること
になる。この過程で、は（４）ａ反応速度が小さいため
（２）で生成されたＳｉの一部が残留し、これが多孔質
層を形成するものと考えられている。

この反応において（１）式のｅ＋の項は、多孔質化すべ
き半導体中に正孔の存在を必要とすることを示しており
、実質的にはＰ形シリコン部のみが多孔質化することに
なる。多孔質層の厚さは反応機の通電電流と時間によっ
て主として制御することが出来、可成シ短い時間で厚い
多孔質膜厚層が得られる。例えば、５１ｔの膜の形成は
電流一度６０ｍＡ／ｃｍ２で約２分の処理で完了する。

しかし、この多・孔質層そのものは絶縁膜としての性質
を備えていないため、次のよう□な酸化処理工程を必要
とする。即ち、適切な厚さだけ多孔質化した後、シリコ
ン窒化膜３ｏを除去し、水蒸気を含む高温酸素雰囲気中
、例えば９ＣＩＯ〜１２００℃の酸素雰囲気中で熱処理
を行なう事によシ、鋸）の如く酸化された多孔質部１５
を得る。この酸化処理は比較的短時間で起工する。その
後、ＣＶＤ法によるシリコン酸化膜の生成、ゲート部の
ホトリソエツチング、アルミニウム電極の蒸着、アルミ
ニウムのホトリソ・エツチング等、通常用いられている
手栓による（詳細は省略）処理を経て、（Ｇ）に示す如
く、表面上に絶縁膜１６、アルミニウム電極１７を設け
た如きＣ−ＭＯ８集積回路が完成する。

（発明の効果） この様な構造を有するＣ　−ＭＯ８集積回路は、第１図
ａ及びｂに示した従来の構造のもの走比較゛すると明ら
かな如く、多孔質シリコンを酸化して出来た層１５の存
在によって、形状を大巾に縮少し得る。即ち、多孔質シ
リコンの厚い酸化層が、フィールドのスレッシュホール
ド電圧を高める為、第１図ａに示しだ従来のチャネルス
トッパ層３及び４が不要となることは勿論、基体の水平
方向に関する距離即ち、ソース及びドレイン領域から取
出すコンタクトホール用の余裕分１．や、これらの領域
と基体との間の耐圧に関して設けられる距離ｔ２が全て
基体の垂直方向で吸収される為、ウェル領域の寸法が大
幅に縮小できるものである。

更にこの多孔質シリコンを酸化して絶縁物とした層１５
は、基体表面下に埋没した構造となっているので、表面
が平坦化され、従来の装置に見られた如き配線電極とし
てのアルミニウム膜の切断等によるトラブルは全くなく
なる。更に、ソース・ドレイン拡散層の側面が厚い酸化
膜層で覆われている為、電極取出し用の孔がソース・ド
レイン拡散層よりはみ出してもアルミニウム膜が接合を
短絡する心配がないので、ソース・ドレイン領域を小さ
く設計する事が出来る為、より集積密度の増加に寄与す
る。

一方、本発明の別の利点は、従来に比して動作速度の大
巾な向上が期待できる事である。即ち、面積の縮小によ
シ配線が短かくなり、寄生容量が小さくなる事や、ソー
ス・ドレイン領域が小さくなる事の他、ＰＮ接合の側面
部が酸化膜で囲まれている為、その部分の容量がなくな
る等によって、寄生容量が大巾に小さくなる等ＬＯＣＯ
８法が持つ効果も喪失せずに充分発揮するものでアシ、
特にＣＭＯ８集積回路装置に用いて有益な構造である。

【図面の簡単な説明】

第１図ａ及びｂは従来のＣ−ＭＯ８集積回路装置の構造
を説明する為の断面図、第２図は本発明に係るＣ　−Ｍ
Ｏ８集積回路装置の断面構造図、第３図は本発明による
改良された多孔質シリコン酸化膜Ｃ−ＭＯ８集積回路装
置を得るだめの好ましい製造工程図である。 １１・・・Ｐ形層体、１２ａ、１２ｂ・・・Ｎ形のソー
ス及びドレイン領域、１３・・・Ｎ形層体層、１４ａ。 １４ｂ・・・Ｐ形のソース及びドレイン領域、１５・・
・酸化した多孔質シリコン層、１６・・・酸化膜層、１
７・・・アルミニウム層、２０・・・Ｐ一層、３０・・
・シリコン窒化膜、４０・多孔質化した層。 特許出願人　　沖電気工業株式会社 日本電信電話公社 ２７８

Claims (1)

【特許請求の範囲】
1. 半導体基体主表面に形成されたＮ形つェル領域及びＰ形
   不純物領域、前記Ｎ形つェル領域に形成されたＰチャン
   ネル形の電界効果トランジスタ、前記Ｐ形不純物領域に
   形成されたＮチャンネル形の電界効果トランジスタ、前
   記Ｎ形つェル領域及び前記Ｐ形不純物領域にそれぞれ形
   成された前記具なるチャンネル形の電界効果トランジス
   タ相互を分離する絶縁物層とを有する半導体集積回路装
   置に於て、前記絶縁物層は、前記基板の垂直方向と平行
   な一方の端部が、前記Ｎ形つェル領域の垂直方向の接合
   端部で終端し且つ、前記基体の水平方向と平行な表面端
   と対向する端部が、前記Ｐ、チャンネル形の電界効果ト
   ランジスタのソース（或はドレイン）領域と前記Ｐ形不
   純物領域との間の必要な耐圧で決定される距離を越える
   か或は等しくなる様に前記基体の水平方向の表面端から
   隔てられた位−で終端した多孔質シリコンを酸化させて
   形成した、事を特徴とする相補形電界効果半導体集積回
   路装置。