JPH05206265A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH05206265A JPH05206265A JP4014516A JP1451692A JPH05206265A JP H05206265 A JPH05206265 A JP H05206265A JP 4014516 A JP4014516 A JP 4014516A JP 1451692 A JP1451692 A JP 1451692A JP H05206265 A JPH05206265 A JP H05206265A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- conductivity
- insulating film
- semiconductor region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＬＯＣＯＳ法を用いずに非常に簡便な方法で
サブミクロンの微細な素子間分離を行い、素子の特性向
上を図る。 【構成】 ＭＯＳトランジスタおよび分離酸化膜４の領
域全体にパンチスルーストッパーとなる低濃度Ｐ型半導
体領域３を形成し、分離酸化膜４下部にチャネルストッ
パーとなるＰ型半導体領域２を形成する。さらに、ＬＤ
Ｄ構造のトランジスタのゲート電極６の側面にサイドウ
ォール膜９を形成する時に同時に分離酸化膜４の側面に
も形成する。したがって、非常に簡単な方法でサブミク
ロンの分離が実現でき、高密度，高速で素子特性の優れ
たＭＯＳ半導体装置を提供できる。
サブミクロンの微細な素子間分離を行い、素子の特性向
上を図る。 【構成】 ＭＯＳトランジスタおよび分離酸化膜４の領
域全体にパンチスルーストッパーとなる低濃度Ｐ型半導
体領域３を形成し、分離酸化膜４下部にチャネルストッ
パーとなるＰ型半導体領域２を形成する。さらに、ＬＤ
Ｄ構造のトランジスタのゲート電極６の側面にサイドウ
ォール膜９を形成する時に同時に分離酸化膜４の側面に
も形成する。したがって、非常に簡単な方法でサブミク
ロンの分離が実現でき、高密度，高速で素子特性の優れ
たＭＯＳ半導体装置を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ，ＤＲＡＭ等
の、高密度，高速の半導体装置およびその製造方法に関
する。
の、高密度，高速の半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、半導体装置はますます高密度化が
進み、ＣＭＯＳおよびＤＲＡＭにおいてもトランジスタ
（以下Ｔｒと略する）の大きさは年々小さくなってきて
いる。高密度化が進むに従って、Ｔｒ間の分離をどのよ
うにして小さくするかが非常に重要な問題となってきて
いる。
進み、ＣＭＯＳおよびＤＲＡＭにおいてもトランジスタ
（以下Ｔｒと略する）の大きさは年々小さくなってきて
いる。高密度化が進むに従って、Ｔｒ間の分離をどのよ
うにして小さくするかが非常に重要な問題となってきて
いる。
【０００３】図３に従来のＣＭＯＳ構造のＴｒの一例を
示す（例えば、DALE M. BROWN etal.“Trends in Advan
ced Process Technology Submicrometer CMOS Device D
esign and Process Requirements”,PROCEEDINGS OF TH
E IEEE,VOL.74,NO.12,DECEMBER 1986）。図３におい
て、５１は例えばＰ型（１００）半導体基板であり、５
２はＰ型半導体領域でチャネルストッパーを形成してい
る。５３はＬＯＣＯＳ酸化により形成された分離酸化膜
である。５４はゲート酸化膜、５５はＰｏｌｙ−Ｓｉ電
極である。５６は低濃度のＮ型半導体領域でＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成してい
る。５７はサイドウォールとして形成された酸化膜であ
り、５８は高濃度のＮ型半導体領域でソース，ドレイン
を形成している。５９はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｓｉｏｎ）法によって形成され
た酸化膜である。６０はソース，ドレイン上に開口され
た開口部であり、６１はＡ１電極配線である。
示す（例えば、DALE M. BROWN etal.“Trends in Advan
ced Process Technology Submicrometer CMOS Device D
esign and Process Requirements”,PROCEEDINGS OF TH
E IEEE,VOL.74,NO.12,DECEMBER 1986）。図３におい
て、５１は例えばＰ型（１００）半導体基板であり、５
２はＰ型半導体領域でチャネルストッパーを形成してい
る。５３はＬＯＣＯＳ酸化により形成された分離酸化膜
である。５４はゲート酸化膜、５５はＰｏｌｙ−Ｓｉ電
極である。５６は低濃度のＮ型半導体領域でＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成してい
る。５７はサイドウォールとして形成された酸化膜であ
り、５８は高濃度のＮ型半導体領域でソース，ドレイン
を形成している。５９はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｓｉｏｎ）法によって形成され
た酸化膜である。６０はソース，ドレイン上に開口され
た開口部であり、６１はＡ１電極配線である。
【０００４】
【発明が解決しようとする課題】図３に示すように従来
のＣＭＯＳ−Ｔｒにおいては、ＬＯＣＯＳ法によって分
離酸化膜を形成している。ＬＯＣＯＳ法ではＳｉ3Ｎ4膜
をマスクとして選択酸化しているので必ずバーズビーク
と呼ばれる横方向の酸化が生じる。このバーズビークは
微細化が進むに従いますます高密度化の障害となってき
ている。例えば、５００ｎｍのＬＯＣＯＳ酸化をする
と、バーズビークは片側で０．３μｍ程度生じる。特
に、４Ｍ〜６４ＭのＤＲＡＭにおいては分離領域，セル
領域共サブミクロンの加工が必要なのでバーズビークの
発生しない分離方法が不可欠である。また、微細化した
デバイスではＬＯＣＯＳ酸化によるストレスが電気特性
の劣化を起こす原因にもなり、ストレスの小さい素子特
性に影響を及ぼさない分離方法が望まれる。
のＣＭＯＳ−Ｔｒにおいては、ＬＯＣＯＳ法によって分
離酸化膜を形成している。ＬＯＣＯＳ法ではＳｉ3Ｎ4膜
をマスクとして選択酸化しているので必ずバーズビーク
と呼ばれる横方向の酸化が生じる。このバーズビークは
微細化が進むに従いますます高密度化の障害となってき
ている。例えば、５００ｎｍのＬＯＣＯＳ酸化をする
と、バーズビークは片側で０．３μｍ程度生じる。特
に、４Ｍ〜６４ＭのＤＲＡＭにおいては分離領域，セル
領域共サブミクロンの加工が必要なのでバーズビークの
発生しない分離方法が不可欠である。また、微細化した
デバイスではＬＯＣＯＳ酸化によるストレスが電気特性
の劣化を起こす原因にもなり、ストレスの小さい素子特
性に影響を及ぼさない分離方法が望まれる。
【０００５】本発明はこのような課題を解決するもの
で、ＬＯＣＯＳ法を用いずに非常に簡便な方法でサブミ
クロンの微細な素子間分離を行い、素子の特性向上を図
ることを可能にした半導体装置およびその製造方法を提
供することを目的をするものである。
で、ＬＯＣＯＳ法を用いずに非常に簡便な方法でサブミ
クロンの微細な素子間分離を行い、素子の特性向上を図
ることを可能にした半導体装置およびその製造方法を提
供することを目的をするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体は、一導電型半導体基板と、その一導
電型半導体基板の所定部に形成されたパンチスルースト
ッパーとなる低濃度の一導電型半導体領域と、その低濃
度の一導電型半導体領域上の所定部に形成されたチャネ
ルストッパーとなる一導電型半導体領域と、そのチャネ
ルストッパーとなる一導電型半導体領域上の所定部に形
成された分離絶縁膜と、上記低濃度の一導電型半導体領
域上の所定部に形成された上記分離絶縁膜で分離された
島領域とを有する構成によるものと、上記島領域の、上
記一導電型半導体基板上の所定部に順次積層形成された
ゲート絶縁膜およびゲート電極からなるゲート電極部
と、そのゲート電極部をはさんで対向して上記一導電型
半導体基板上の所定部に形成された低濃度の逆導電型半
導体領域と、上記分離絶縁膜およびゲート電極部の側壁
に形成された絶縁膜からなるサイドウォール膜と、上記
ゲート電極部をはさんで対向しその対向先端部が上記低
濃度の逆導電型半導体領域の対向先端部よりその対向間
隔が広くなるようにそれぞれ後退して上記一導電型半導
体基板上の所定部に形成されたソース，ドレイン領域と
なる高濃度の逆導電型半導体領域とを有する構成よりな
る。
に本発明の半導体は、一導電型半導体基板と、その一導
電型半導体基板の所定部に形成されたパンチスルースト
ッパーとなる低濃度の一導電型半導体領域と、その低濃
度の一導電型半導体領域上の所定部に形成されたチャネ
ルストッパーとなる一導電型半導体領域と、そのチャネ
ルストッパーとなる一導電型半導体領域上の所定部に形
成された分離絶縁膜と、上記低濃度の一導電型半導体領
域上の所定部に形成された上記分離絶縁膜で分離された
島領域とを有する構成によるものと、上記島領域の、上
記一導電型半導体基板上の所定部に順次積層形成された
ゲート絶縁膜およびゲート電極からなるゲート電極部
と、そのゲート電極部をはさんで対向して上記一導電型
半導体基板上の所定部に形成された低濃度の逆導電型半
導体領域と、上記分離絶縁膜およびゲート電極部の側壁
に形成された絶縁膜からなるサイドウォール膜と、上記
ゲート電極部をはさんで対向しその対向先端部が上記低
濃度の逆導電型半導体領域の対向先端部よりその対向間
隔が広くなるようにそれぞれ後退して上記一導電型半導
体基板上の所定部に形成されたソース，ドレイン領域と
なる高濃度の逆導電型半導体領域とを有する構成よりな
る。
【０００７】
【作用】本発明は上記した構成により、ＣＭＯＳおよび
ＤＲＡＭの分離をＬＯＣＯＳ法を用いることなく、非常
に簡単な方法でサブミクロンの分離をすることを可能と
したものである。ＬＤＤ構造のＴｒとしてゲート電極の
側面にサイドウォール膜を形成すると同時に、分離酸化
膜の側面にもサイドウォール膜を形成する。すなわち、
ＬＤＤ構造のＴｒ形成と同一工程で自己整合的にサブミ
クロンの素子間分離も形成するものである。したがっ
て、非常に簡単な方法でＴｒの微細化を図ることが可能
となり、素子の特性を向上することができる。
ＤＲＡＭの分離をＬＯＣＯＳ法を用いることなく、非常
に簡単な方法でサブミクロンの分離をすることを可能と
したものである。ＬＤＤ構造のＴｒとしてゲート電極の
側面にサイドウォール膜を形成すると同時に、分離酸化
膜の側面にもサイドウォール膜を形成する。すなわち、
ＬＤＤ構造のＴｒ形成と同一工程で自己整合的にサブミ
クロンの素子間分離も形成するものである。したがっ
て、非常に簡単な方法でＴｒの微細化を図ることが可能
となり、素子の特性を向上することができる。
【０００８】
【実施例】本発明をＣＭＯＳｎチャネルＴｒに適用した
半導体装置の要部断面構造を図１に示す。図１におい
て、１は例えばＰ型（１００）半導体基板であり、２は
Ｐ型半導体領域で分離酸化膜下部にのみ形成されたチャ
ネルストッパー領域となる。３は本発明の特徴である低
濃度のＰ型半導体領域で、Ｔｒ領域および分離酸化膜領
域全体に形成されたパンチスルーストッパー領域とな
る。４はＣＶＤ法により形成された分離酸化膜である。
この分離酸化膜４の下部には表面準位をよくするため薄
く熱酸化膜を形成している。（図では特に示していな
い）。５はゲート酸化膜、６はＰｏｌｙ−Ｓｉ電極であ
る。７はＰｏｌｙ−Ｓｉ電極６の上に形成されたＣＶＤ
酸化膜である。ここでは、Ｐｏｌｙ−Ｓｉ電極６上にＣ
ＶＤ酸化膜７を形成した場合について示しているが、こ
のＣＶＤ酸化膜７は特に形成しなくてもよい。８は低濃
度のＮ型半導体領域でＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ）を形成している。９はサイドウォール
膜で、ＣＶＤ酸化膜で形成されており、Ｐｏｌｙ−Ｓｉ
電極６および分離酸化膜４の側面に同一工程で形成され
ている。分離酸化膜４の側面にもこのサイドウォール膜
９を形成していることが本発明の特徴になる。１０は高
濃度のＮ型半導体領域でソース，ドレインを形成してい
る。本発明はＴｒをＬＤＤ構造にするだけでなく、分離
酸化膜４にも同一工程でサイドウォール膜９を形成する
ことにより、分離領域もＬＤＤと同じ構造にして非常に
簡単にサブミクロンの分離をすることを可能としたもの
である。１１はＣＶＤ酸化膜であり、１２はＡ１電極配
線である。
半導体装置の要部断面構造を図１に示す。図１におい
て、１は例えばＰ型（１００）半導体基板であり、２は
Ｐ型半導体領域で分離酸化膜下部にのみ形成されたチャ
ネルストッパー領域となる。３は本発明の特徴である低
濃度のＰ型半導体領域で、Ｔｒ領域および分離酸化膜領
域全体に形成されたパンチスルーストッパー領域とな
る。４はＣＶＤ法により形成された分離酸化膜である。
この分離酸化膜４の下部には表面準位をよくするため薄
く熱酸化膜を形成している。（図では特に示していな
い）。５はゲート酸化膜、６はＰｏｌｙ−Ｓｉ電極であ
る。７はＰｏｌｙ−Ｓｉ電極６の上に形成されたＣＶＤ
酸化膜である。ここでは、Ｐｏｌｙ−Ｓｉ電極６上にＣ
ＶＤ酸化膜７を形成した場合について示しているが、こ
のＣＶＤ酸化膜７は特に形成しなくてもよい。８は低濃
度のＮ型半導体領域でＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ）を形成している。９はサイドウォール
膜で、ＣＶＤ酸化膜で形成されており、Ｐｏｌｙ−Ｓｉ
電極６および分離酸化膜４の側面に同一工程で形成され
ている。分離酸化膜４の側面にもこのサイドウォール膜
９を形成していることが本発明の特徴になる。１０は高
濃度のＮ型半導体領域でソース，ドレインを形成してい
る。本発明はＴｒをＬＤＤ構造にするだけでなく、分離
酸化膜４にも同一工程でサイドウォール膜９を形成する
ことにより、分離領域もＬＤＤと同じ構造にして非常に
簡単にサブミクロンの分離をすることを可能としたもの
である。１１はＣＶＤ酸化膜であり、１２はＡ１電極配
線である。
【０００９】このように、本発明はプロセス的にはＬＯ
ＣＯＳ分離をすることなく、ＴｒのＬＤＤ形成と同一工
程で分離も形成することができ、非常に簡便な方法でプ
ロセスの短縮化を図ることができる。Ｔｒとしてサブミ
クロンの微細な分離を実現でき、素子の大きさも小さく
することができる。また、ＬＯＣＯＳ酸化におけるスト
レスの発生を抑制することができる。したがって、非常
に高密度，高速で素子の特性向上を図った半導体装置の
実現を可能にする。
ＣＯＳ分離をすることなく、ＴｒのＬＤＤ形成と同一工
程で分離も形成することができ、非常に簡便な方法でプ
ロセスの短縮化を図ることができる。Ｔｒとしてサブミ
クロンの微細な分離を実現でき、素子の大きさも小さく
することができる。また、ＬＯＣＯＳ酸化におけるスト
レスの発生を抑制することができる。したがって、非常
に高密度，高速で素子の特性向上を図った半導体装置の
実現を可能にする。
【００１０】以下、本発明の一実施例を図２（ａ）〜図
２（ｆ）においてＣＭＯＳｎチャネルＴｒに適用した場
合について述べる。
２（ｆ）においてＣＭＯＳｎチャネルＴｒに適用した場
合について述べる。
【００１１】図２（ａ）において、２１は例えばＰ型
（１００）半導体基板であり、２２は熱酸化膜で５０ｎ
ｍ形成している。２３はフォトレジスト膜で分離酸化膜
形成領域を開口している。このフォトレジスト膜２３を
マスクとしてイオン注入法でＢ +（ボロン）を例えば、
６０ｋｅＶ，１×１０13／cm2の条件でイオン注入する
ことによりチャネルストッパー領域となるＰ型半導体領
域２４を形成している。その後図２（ｂ）に示すように
フォトレジスト膜２３を除去してから全面にＢ+（ボロ
ン）を８０〜２００ｋｅＶの条件でイオン注入すること
によりパンチスルーストッパー領域となる低濃度のＰ型
半導体領域２５を形成している。この低濃度のＰ型半導
体領域２５はＴｒのソース，ドレインの濃度，接合深さ
に応じて最適な注入条件を選ぶことが重要である。そし
て、熱酸化膜２２を除去する。その後全面を５０ｎｍと
薄く熱酸化してからＣＶＤ法による分離酸化膜２６を３
００ｎｍ形成している。ここでは、熱酸化膜２２を除去
してから再度熱酸化をしているが、熱酸化膜２２を除去
せず直接ＣＶＤ法による分離酸化膜２６を形成しても特
に構わない。そして、図２（ｃ）に示すようにドライエ
ッチングにより分離領域となる部分にのみ酸化膜２６を
垂直にパターニングしている。この分離酸化膜２６は
０．５〜１．０μｍの幅で形成している。その後図２
（ｄ）に示すように通常のＣＭＯＳプロセスでゲート酸
化膜２７を２５ｎｍ、Ｐｏｌｙ−Ｓｉ電極２８を２００
ｎｍ、ＣＶＤ酸化膜２９を１５０ｎｍ形成している。Ｃ
ＶＤ酸化膜２９は特に形成しなくてもよい。但し、ゲー
ト電極部と分離酸化膜２６の高さは同程度にしておくこ
とが望ましい。そして、イオン注入法によりＰ+（リ
ン）を注入して低濃度のＮ型半導体領域３０を形成して
いる。
（１００）半導体基板であり、２２は熱酸化膜で５０ｎ
ｍ形成している。２３はフォトレジスト膜で分離酸化膜
形成領域を開口している。このフォトレジスト膜２３を
マスクとしてイオン注入法でＢ +（ボロン）を例えば、
６０ｋｅＶ，１×１０13／cm2の条件でイオン注入する
ことによりチャネルストッパー領域となるＰ型半導体領
域２４を形成している。その後図２（ｂ）に示すように
フォトレジスト膜２３を除去してから全面にＢ+（ボロ
ン）を８０〜２００ｋｅＶの条件でイオン注入すること
によりパンチスルーストッパー領域となる低濃度のＰ型
半導体領域２５を形成している。この低濃度のＰ型半導
体領域２５はＴｒのソース，ドレインの濃度，接合深さ
に応じて最適な注入条件を選ぶことが重要である。そし
て、熱酸化膜２２を除去する。その後全面を５０ｎｍと
薄く熱酸化してからＣＶＤ法による分離酸化膜２６を３
００ｎｍ形成している。ここでは、熱酸化膜２２を除去
してから再度熱酸化をしているが、熱酸化膜２２を除去
せず直接ＣＶＤ法による分離酸化膜２６を形成しても特
に構わない。そして、図２（ｃ）に示すようにドライエ
ッチングにより分離領域となる部分にのみ酸化膜２６を
垂直にパターニングしている。この分離酸化膜２６は
０．５〜１．０μｍの幅で形成している。その後図２
（ｄ）に示すように通常のＣＭＯＳプロセスでゲート酸
化膜２７を２５ｎｍ、Ｐｏｌｙ−Ｓｉ電極２８を２００
ｎｍ、ＣＶＤ酸化膜２９を１５０ｎｍ形成している。Ｃ
ＶＤ酸化膜２９は特に形成しなくてもよい。但し、ゲー
ト電極部と分離酸化膜２６の高さは同程度にしておくこ
とが望ましい。そして、イオン注入法によりＰ+（リ
ン）を注入して低濃度のＮ型半導体領域３０を形成して
いる。
【００１２】つぎに図２（ｅ）に示すようにゲート電極
部の側面にＬＤＤ構造となるサイドウォール膜３１ａを
１００〜３００ｎｍ形成している。この時、本発明の特
徴となる分離用の酸化膜２６の側面にも同時にサイドウ
ォール膜３１ｂが形成される。ゲート電極部の側面にサ
イドウォール膜３１ａを形成する工程で同時に分離酸化
膜２６の側面にもサイドウォール膜３１ｂを形成し、Ｔ
ｒ，分離領域ともにＬＤＤ構造にすることにより非常に
簡便な方法でサブミクロンの微細な分離を形成すること
が可能となる。そして、イオン注入法によりＡｓ（砒
素）を６０ｋｅＶ，５×１０15／cm2の条件で注入し
て、ソース，ドレインとなる高濃度のＮ型半導体領域３
２を形成している。その後図２（ｆ）に示すようにＣＶ
Ｄ法による酸化膜３３を形成してコンタクトを開口し、
Ａ１電極配線３４を形成してＴｒが完成する。
部の側面にＬＤＤ構造となるサイドウォール膜３１ａを
１００〜３００ｎｍ形成している。この時、本発明の特
徴となる分離用の酸化膜２６の側面にも同時にサイドウ
ォール膜３１ｂが形成される。ゲート電極部の側面にサ
イドウォール膜３１ａを形成する工程で同時に分離酸化
膜２６の側面にもサイドウォール膜３１ｂを形成し、Ｔ
ｒ，分離領域ともにＬＤＤ構造にすることにより非常に
簡便な方法でサブミクロンの微細な分離を形成すること
が可能となる。そして、イオン注入法によりＡｓ（砒
素）を６０ｋｅＶ，５×１０15／cm2の条件で注入し
て、ソース，ドレインとなる高濃度のＮ型半導体領域３
２を形成している。その後図２（ｆ）に示すようにＣＶ
Ｄ法による酸化膜３３を形成してコンタクトを開口し、
Ａ１電極配線３４を形成してＴｒが完成する。
【００１３】以上の実施例では、分離酸化膜２６に分離
された島領域にＣＭＯＳｎチャネルＴｒを形成した場合
について記述したが、島領域には他の半導体素子を形成
することができることは当然である。
された島領域にＣＭＯＳｎチャネルＴｒを形成した場合
について記述したが、島領域には他の半導体素子を形成
することができることは当然である。
【００１４】
【発明の効果】以上の実施例から明らかなように本発明
は、一導電型半導体基板と、その一導電型半導体基板の
所定部に形成されたパンチスルーストッパーとなる低濃
度の一導電型半導体領域と、その低濃度の一導電型半導
体領域上の所定部に形成されたチャネルストッパーとな
る一導電型半導体領域と、そのチャネルストッパーとな
る一導電型半導体領域上の所定部に形成された分離絶縁
膜と、上記低濃度の一導電型半導体領域上の所定部に形
成された上記分離絶縁膜で分離された島領域とを有する
構成によるものと、上記島領域の、上記一導電型半導体
基板上の所定部に順次積層形成されたゲート絶縁膜およ
びゲート電極からなるゲート電極部と、そのゲート電極
部をはさんで対向して上記一導電型半導体基板上の所定
部に形成された低濃度の逆導電型半導体領域と上記分離
絶縁膜およびゲート電極部の側壁に形成された絶縁膜か
らなるサイドウォール膜と、上記ゲート電極部をはさん
で対向しその対向先端部よりその対向間隔が広くなるよ
うにそれぞれ後退して上記一導電型半導体基板上の所定
部に形成されたソース，ドレイン領域となる高濃度の逆
導電型半導体領域とを有する構成よりなるので、バース
ビークの発生等が起こらない分離絶縁膜で分離された島
領域が提供でき、サブミクロンの微細素子間分離でも島
領域に形成された素子間耐圧を維持することができ、高
密度，高速のＣＭＯＳ，ＤＲＡＭ等の半導体装置および
その製造方法を提供できる。
は、一導電型半導体基板と、その一導電型半導体基板の
所定部に形成されたパンチスルーストッパーとなる低濃
度の一導電型半導体領域と、その低濃度の一導電型半導
体領域上の所定部に形成されたチャネルストッパーとな
る一導電型半導体領域と、そのチャネルストッパーとな
る一導電型半導体領域上の所定部に形成された分離絶縁
膜と、上記低濃度の一導電型半導体領域上の所定部に形
成された上記分離絶縁膜で分離された島領域とを有する
構成によるものと、上記島領域の、上記一導電型半導体
基板上の所定部に順次積層形成されたゲート絶縁膜およ
びゲート電極からなるゲート電極部と、そのゲート電極
部をはさんで対向して上記一導電型半導体基板上の所定
部に形成された低濃度の逆導電型半導体領域と上記分離
絶縁膜およびゲート電極部の側壁に形成された絶縁膜か
らなるサイドウォール膜と、上記ゲート電極部をはさん
で対向しその対向先端部よりその対向間隔が広くなるよ
うにそれぞれ後退して上記一導電型半導体基板上の所定
部に形成されたソース，ドレイン領域となる高濃度の逆
導電型半導体領域とを有する構成よりなるので、バース
ビークの発生等が起こらない分離絶縁膜で分離された島
領域が提供でき、サブミクロンの微細素子間分離でも島
領域に形成された素子間耐圧を維持することができ、高
密度，高速のＣＭＯＳ，ＤＲＡＭ等の半導体装置および
その製造方法を提供できる。
【図１】本発明の一実施例における半導体装置の要部断
面図
面図
【図２】図１の半導体装置の製造方法を示す工程断面図
【図３】従来の半導体装置の要部断面図
１ Ｐ型（１００）半導体基板（一導電型半導体基
板） ２ Ｐ型半導体領域（チャネルストッパーとなる一導
電型半導体領域） ３ 低濃度Ｐ型半導体領域（パンチスルーストッパー
となる低濃度の一導電型半導体領域） ４ 分離酸化膜（分離絶縁膜） ５ ゲート酸化膜（ゲート絶縁膜） ６ Ｐｏｌｙ−Ｓｉ電極（ゲート電極） ７ ＣＶＤ酸化膜（絶縁膜） ８ 低濃度Ｎ型半導体領域（低濃度の逆導電型半導体
領域） ９ ＣＶＤ酸化膜（サイドウォール膜） １０ 高濃度Ｎ型半導体領域（高濃度の逆導電型半導体
領域）
板） ２ Ｐ型半導体領域（チャネルストッパーとなる一導
電型半導体領域） ３ 低濃度Ｐ型半導体領域（パンチスルーストッパー
となる低濃度の一導電型半導体領域） ４ 分離酸化膜（分離絶縁膜） ５ ゲート酸化膜（ゲート絶縁膜） ６ Ｐｏｌｙ−Ｓｉ電極（ゲート電極） ７ ＣＶＤ酸化膜（絶縁膜） ８ 低濃度Ｎ型半導体領域（低濃度の逆導電型半導体
領域） ９ ＣＶＤ酸化膜（サイドウォール膜） １０ 高濃度Ｎ型半導体領域（高濃度の逆導電型半導体
領域）
Claims (6)
- 【請求項１】 一導電型半導体基板と、その一導電型半
導体基板の所定部に形成されたパンチスルーストッパー
となる低濃度の一導電型半導体領域と、その低濃度の一
導電型半導体領域上の所定部に形成されたチャネルスト
ッパーとなる一導電型半導体領域と、そのチャネルスト
ッパーとなる一導電型半導体領域上の所定部に形成され
た分離絶縁膜と、前記低濃度の一導電型半導体領域上の
所定部に形成された前記分離絶縁膜で分離された島領域
とを有することを特徴とする半導体装置。 - 【請求項２】 一導電型半導体基板と、その一導電型半
導体基板の所定部に形成されたパンチスルーストッパー
となる低濃度の一導電型半導体領域と、その低濃度の一
導電型半導体領域上の所定部に形成されたチャネルスト
ッパーとなる一導電型半導体領域と、そのチャネルスト
ッパーとなる一導電型半導体領域上の所定部に形成され
た分離絶縁膜と、その分離絶縁膜で分離された島領域の
前記一導電型半導体基板上の所定部に順次積層形成され
たゲート絶縁膜およびゲート電極からなるゲート電極部
と、そのゲート電極部をはさんで対向して前記一導電型
半導体基板上の所定部に形成された低濃度の逆導電型半
導体領域と、前記分離絶縁膜および前記ゲート電極部の
側壁に形成された絶縁膜からなるサイドウォール膜と、
前記ゲート電極部をはさんで対向しその対向先端部が前
記低濃度の逆導電型半導体領域の対向先端部よりその対
向間隔が広くなるようにそれぞれ後退して、前記一導電
型半導体基板上の所定部に形成されたソース，ドレイン
領域となる高濃度の逆導電型半導体領域とを有すること
を特徴とする半導体装置。 - 【請求項３】 ゲート電極部が順次積層形成されたゲー
ト絶縁膜およびゲート電極の上にさらに絶縁膜を積層し
たものである請求項２記載の半導体装置。 - 【請求項４】 一導電型半導体基板上にフォトレジスト
膜をパターン形成する工程と、前記フォトレジスト膜が
形成されて前記一導電型半導体基板上にチャネルストッ
パーとなる一導電型半導体領域を形成する工程と、前記
フォトレジスト膜を除去し前記一導電型半導体基板表面
から前記チャネルストッパーとなる一導電型半導体領域
より深い位置にパンチスルーストッパーとなる低濃度の
一導電型半導体領域を形成する工程と、前記一導電型半
導体基板全面に絶縁膜を形成する工程と、その絶縁膜の
前記チャネルストッパーとなる一導電型半導体領域の上
部領域を除いてドライエッチングし内部に分離された島
領域を形成するための分離絶縁膜を形成する工程とを少
なくとも有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 一導電型半導体基板上にフォトレジスト
膜をパターン形成する工程と、前記フォトレジスト膜が
形成されて前記一導電型半導体基板上にチャネルストッ
パーとなる一導電型半導体領域を形成する工程と、前記
フォトレジスト膜を除去し前記一導電型半導体基板表面
から前記チャネルストッパーとなる一導電型半導体領域
より深い位置にパンチスルーストッパーとなる低濃度の
一導電型半導体領域を形成する工程と、前記一導電型半
導体基板全面に絶縁膜を形成する工程と、その絶縁膜を
パターンエッチングし前記チャネルストッパーとなる一
導電型半導体領域上に分離絶縁膜を形成する工程と、そ
の分離絶縁膜で分離された島領域の前記一導電型半導体
基板上の所定部に順次積層したゲート絶縁膜およびゲー
ト電極からなるゲート電極部を形成する工程と、そのゲ
ート電極部をはさんで対向して前記一導電型半導体基板
上の所定部に低濃度の逆導電型半導体領域を形成する工
程と、前記分離絶縁膜および前記ゲート電極部の側壁に
絶縁膜からなるサイドウォール膜を形成する工程と、前
記サイドウォール膜を形成したゲート電極部をはさんで
対向しその対向先端部が前記低濃度の逆導電型半導体領
域の対向先端部よりその対向間隔が広くなるようにそれ
ぞれ後退して前記一導電型半導体基板の所定部にソー
ス，ドレイン領域となる高濃度の逆導電型半導体領域を
形成する工程とを少なくとも有することを特徴とする半
導体装置の製造方法。 - 【請求項６】 順次積層したゲート絶縁膜およびゲート
電極からなるゲート電極部を形成する工程を、順次積層
したゲート絶縁膜，ゲート電極および絶縁膜からなるゲ
ート電極部を形成する工程とした請求項５記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014516A JPH05206265A (ja) | 1992-01-30 | 1992-01-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014516A JPH05206265A (ja) | 1992-01-30 | 1992-01-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206265A true JPH05206265A (ja) | 1993-08-13 |
Family
ID=11863256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014516A Pending JPH05206265A (ja) | 1992-01-30 | 1992-01-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206265A (ja) |
-
1992
- 1992-01-30 JP JP4014516A patent/JPH05206265A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2006018974A1 (ja) | 半導体装置およびその製造方法 | |
| JPS6016456A (ja) | 半導体装置の製造方法 | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0557741B2 (ja) | ||
| US5430317A (en) | Semiconductor device | |
| JPH05206265A (ja) | 半導体装置およびその製造方法 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JPH06338561A (ja) | 半導体装置およびその製造方法 | |
| JP2734434B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61292371A (ja) | 半導体装置 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0358430A (ja) | 半導体装置及びその製造方法 | |
| JP3259439B2 (ja) | 半導体装置の製造方法 | |
| JPH0521455A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04162727A (ja) | 半導体装置の製造方法 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 | |
| JPH0738445B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS63211748A (ja) | 半導体装置の製造方法 | |
| JPH05145023A (ja) | 半導体装置 | |
| JPH10189952A (ja) | 半導体装置およびその製造方法 | |
| JPH06196642A (ja) | 半導体装置及びその製造方法 | |
| JPH06196495A (ja) | 半導体装置及び相補型半導体装置並びにそれらの製造方法 | |
| KR19990075922A (ko) | 반도체장치 제조방법 | |
| JPH0992789A (ja) | 半導体装置及びその製造方法 | |
| JPH0613472A (ja) | 半導体装置および半導体装置の製造方法 |