JPS5956758A - 電界効果半導体装置の製法 - Google Patents
電界効果半導体装置の製法Info
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- JPS5956758A JPS5956758A JP58157812A JP15781283A JPS5956758A JP S5956758 A JPS5956758 A JP S5956758A JP 58157812 A JP58157812 A JP 58157812A JP 15781283 A JP15781283 A JP 15781283A JP S5956758 A JPS5956758 A JP S5956758A
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- H—ELECTRICITY
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えばシリコンゲート型Ｍ （’） Ｓ電界
効果トランジスタのような電界効果半導体装置の改良さ
れた製法に関Ｉ−るものである。
効果トランジスタのような電界効果半導体装置の改良さ
れた製法に関Ｉ−るものである。
従来、コンプリメンタリなＭ ＯＳ電界効果トランジス
タ（Ｆ ト： ’ｌ” ）を年債化した、いわゆるＣＭ
（１８−ＩＣの製造においては、ｐチャンネルＭＯ８Ｉ
” ＥＴのグーｌ−電極をｐ型多結晶シリコンで形成し
、１１チヤンネルへ１０３ＦＪεＴのそれをｎ型多結晶
シリコンで形成する試みが提案されている。
タ（Ｆ ト： ’ｌ” ）を年債化した、いわゆるＣＭ
（１８−ＩＣの製造においては、ｐチャンネルＭＯ８Ｉ
” ＥＴのグーｌ−電極をｐ型多結晶シリコンで形成し
、１１チヤンネルへ１０３ＦＪεＴのそれをｎ型多結晶
シリコンで形成する試みが提案されている。
これらのｐチャンネル及びｎチャンネルのＭＯ８Ｆ Ｅ
Ｔのゲート用多結晶シリコンをそれぞれｐ型及びｎ型
の低比抵抗のものに変換する処理は、ｐチャンネルＭ
ＯＳ Ｆ Ｅ ’］”の場合はｐ″”型ソース及びドレ
イン領域を形成するとき同時にｐ型不純物を多結晶シリ
コンにドープすることにより行われ、ｎチャンネルＭ
ｏ Ｓ Ｆ Ｅ Ｔの場合も同様にｎ＋型ソース及びド
レイン拡散のときに同時に行われる。
Ｔのゲート用多結晶シリコンをそれぞれｐ型及びｎ型
の低比抵抗のものに変換する処理は、ｐチャンネルＭ
ＯＳ Ｆ Ｅ ’］”の場合はｐ″”型ソース及びドレ
イン領域を形成するとき同時にｐ型不純物を多結晶シリ
コンにドープすることにより行われ、ｎチャンネルＭ
ｏ Ｓ Ｆ Ｅ Ｔの場合も同様にｎ＋型ソース及びド
レイン拡散のときに同時に行われる。
このだめ、処理工程が単純化されて有利な面もあるが、
次のような点で不利な而もある。すなわち。
次のような点で不利な而もある。すなわち。
（１）ｐチャンネルＭ（ＩＳＦ、［ルＴのゲートがｐ型
多結晶シリコンからなっているので、スレッショルド電
圧Ｖｔｈが比較的低く、このため基板の不純物濃度を上
げなけれはならず、基板効果（Ｋ）が大きいこと、（２
１ｐチヤンネル及びｎチャンネルのいずれのＭ ＯＳ
Ｆ Ｅ Ｔを先に形成するとしても（イＪ常は、ｐチャ
ンネルＭ （Ｉ Ｓ Ｆ Ｅ Ｔが先に形成される）。
多結晶シリコンからなっているので、スレッショルド電
圧Ｖｔｈが比較的低く、このため基板の不純物濃度を上
げなけれはならず、基板効果（Ｋ）が大きいこと、（２
１ｐチヤンネル及びｎチャンネルのいずれのＭ ＯＳ
Ｆ Ｅ Ｔを先に形成するとしても（イＪ常は、ｐチャ
ンネルＭ （Ｉ Ｓ Ｆ Ｅ Ｔが先に形成される）。
あとで形成されるＦＥＴのソース・ドレイン拡散用不純
物が、マスクされないゲー）・用多結晶ンリコン側部か
らその内部にドープされて先に形成されていたＦ Ｅ
ｉ’のスレッショルド電圧■ｔｈヲ変動させる、（３＋
ｐ チー１−７ ネルＭ ＯＳ Ｆ ｌ＞ Ｔ （７
）Ｉ） ｍ 多Ｍ晶シリニ１ンゲートとｒ】チャンネル
Ｍ Ｏ８ｌ” Ｅ Ｔのｎ型多結晶シリコンゲ・−トと
かたがいに逆の導電型であるためそれらを直接接続する
ことができないので、両者の接続部に金属コンタクトを
設ける必要があり、このコンタクト形成のために余分の
面積が要求される、などである。
物が、マスクされないゲー）・用多結晶ンリコン側部か
らその内部にドープされて先に形成されていたＦ Ｅ
ｉ’のスレッショルド電圧■ｔｈヲ変動させる、（３＋
ｐ チー１−７ ネルＭ ＯＳ Ｆ ｌ＞ Ｔ （７
）Ｉ） ｍ 多Ｍ晶シリニ１ンゲートとｒ】チャンネル
Ｍ Ｏ８ｌ” Ｅ Ｔのｎ型多結晶シリコンゲ・−トと
かたがいに逆の導電型であるためそれらを直接接続する
ことができないので、両者の接続部に金属コンタクトを
設ける必要があり、このコンタクト形成のために余分の
面積が要求される、などである。
ところで、これらの問題点を解決するため、ｐチャンネ
ルＭ ＯＳ Ｆ Ｅ Ｔのゲートをｎ型にすることも考
えられるが、単にｎ型にするだけでは、ゲート多結晶シ
リコンの側部が前述したようにマスクされていないため
ｐ！ソース・ドレイン拡散の際にｎ型不純物かドープさ
れ、完全なｎ型ゲートを得ることができ１′あるいは高
抵抗なゲートになるなど製造上の問題点かある。
ルＭ ＯＳ Ｆ Ｅ Ｔのゲートをｎ型にすることも考
えられるが、単にｎ型にするだけでは、ゲート多結晶シ
リコンの側部が前述したようにマスクされていないため
ｐ！ソース・ドレイン拡散の際にｎ型不純物かドープさ
れ、完全なｎ型ゲートを得ることができ１′あるいは高
抵抗なゲートになるなど製造上の問題点かある。
本発明の目的は、上記したような問題点を解決した新規
な電界効果半導体装置の製造を提供することにある。
な電界効果半導体装置の製造を提供することにある。
本発明の特徴の１つは、多結晶シリコンの酸化速度が基
板シリコンよりも数倍以上速いことを利用してゲート用
多結晶シリコン層の少なくとも両側部にマスク用の酸化
膜を形成するようにした点にあり、７す下、好ましい実
施例についてこの発明を詳述する。
板シリコンよりも数倍以上速いことを利用してゲート用
多結晶シリコン層の少なくとも両側部にマスク用の酸化
膜を形成するようにした点にあり、７す下、好ましい実
施例についてこの発明を詳述する。
第１ａ〜第１ｃ図は、本発明の一実施例による６ＭＯ８
−ＩＣの製造工程を示すものである。
−ＩＣの製造工程を示すものである。
第１ａ図は、ｎチャ７ネルＭＯ８ＦＥＴのソース・ドレ
イン拡散が終了した段階におけるシリコン基板１０の断
面を示している。図示の構造は、例えば次のようにして
得ることができる。まず、表面が厚いシリコン酸化膜１
２でおおわれその膜下表面にｐ−’型島状領域１４が形
成されたｎ−型シリコン基板又はシリコン層１１１Ｙ用
意し、ｐチャンネル及びｎチャンネルの〜１Ｏ８ＦＥＴ
’＆形成ずべき部分を露呈する開口部１．５．１７を酸
化膜１２に公知のホトエツチングにより設け、しかる後
、基板表面を熱酸化してうずいゲート用酸化膜１．６．
１８をそれぞれの開口部１５．１７内の基板表面に生成
させる。ついで、公知のＣＶＤ法により約３５００Ａ−
７７）厚さに多結晶シリコン２４，２６ンデボジソトし
、その全面にｎ型不純物を菌濃度に拡散させる。ひきつ
づいて、多結晶ノリコン２４，２６上ＩＬ７ｃｃｖｌ）
法によりシリコンナイトライド２８，３０を約１０００
〜１５００＾の厚さにテボジソトする。
イン拡散が終了した段階におけるシリコン基板１０の断
面を示している。図示の構造は、例えば次のようにして
得ることができる。まず、表面が厚いシリコン酸化膜１
２でおおわれその膜下表面にｐ−’型島状領域１４が形
成されたｎ−型シリコン基板又はシリコン層１１１Ｙ用
意し、ｐチャンネル及びｎチャンネルの〜１Ｏ８ＦＥＴ
’＆形成ずべき部分を露呈する開口部１．５．１７を酸
化膜１２に公知のホトエツチングにより設け、しかる後
、基板表面を熱酸化してうずいゲート用酸化膜１．６．
１８をそれぞれの開口部１５．１７内の基板表面に生成
させる。ついで、公知のＣＶＤ法により約３５００Ａ−
７７）厚さに多結晶シリコン２４，２６ンデボジソトし
、その全面にｎ型不純物を菌濃度に拡散させる。ひきつ
づいて、多結晶ノリコン２４，２６上ＩＬ７ｃｃｖｌ）
法によりシリコンナイトライド２８，３０を約１０００
〜１５００＾の厚さにテボジソトする。
この後、第１ａ図に示すように所定のゲートＩｌｉ、極
パターンにしたかって多結晶シリコン及びシリコンナイ
トライドが残存するようにホトエツチングを実施して、
ｎ型多結晶シリコンゲート層２４．２６及びシリコンナ
イトライドマスク層２８．３０ ｗ得る。さらに、マ
スク層３０をマスクとしてｎチャンネルＭＯ８ＦＥＴ用
のソース・ドレイン拡散窓を形成した後、ｎ型不純物を
その拡散窓かｌｌＳ、基板内−＼拡散してｎ″′型ソー
ス領域２０及びｎ＋型トドレイン領域２２リーフ９島状
領域１４内に形５．）＜；−’ｉｆ−るーこのｎ型不純
物拡散にあっては、ゲート層２４．２６にもｎ型不純物
がそのマスクされない側部かもドープされ、４）ので低
抵抗化のために好ましい。
パターンにしたかって多結晶シリコン及びシリコンナイ
トライドが残存するようにホトエツチングを実施して、
ｎ型多結晶シリコンゲート層２４．２６及びシリコンナ
イトライドマスク層２８．３０ ｗ得る。さらに、マ
スク層３０をマスクとしてｎチャンネルＭＯ８ＦＥＴ用
のソース・ドレイン拡散窓を形成した後、ｎ型不純物を
その拡散窓かｌｌＳ、基板内−＼拡散してｎ″′型ソー
ス領域２０及びｎ＋型トドレイン領域２２リーフ９島状
領域１４内に形５．）＜；−’ｉｆ−るーこのｎ型不純
物拡散にあっては、ゲート層２４．２６にもｎ型不純物
がそのマスクされない側部かもドープされ、４）ので低
抵抗化のために好ましい。
上記のようにして第１ａ図の構造を得た後、第１ｂ図に
示すように、ゲート層２４．２６のマスクされブ、ｃい
両側部を熱的に酸化してマスク用の側部酸化膜３２か３
４をそれぞれ形成−４−７，）、、この場合、基板シリ
コンも若干酸化されるが、多結晶シリコンからなるゲー
ト層２４．．２６の側部は、多結晶シリコンが単結晶シ
リコンよりも数倍速い酸化速度をもっているため、すみ
やかにゲート酸化膜１６より厚く形成されろ。
示すように、ゲート層２４．２６のマスクされブ、ｃい
両側部を熱的に酸化してマスク用の側部酸化膜３２か３
４をそれぞれ形成−４−７，）、、この場合、基板シリ
コンも若干酸化されるが、多結晶シリコンからなるゲー
ト層２４．．２６の側部は、多結晶シリコンが単結晶シ
リコンよりも数倍速い酸化速度をもっているため、すみ
やかにゲート酸化膜１６より厚く形成されろ。
この後、第１ｃ図に示すようにマスク層２８を選択マス
クの一部として利用してｐチャンネルＭＯＳ Ｆ Ｅ
Ｔ用のソース・ドレイン拡散窓３５．３７をホトエツチ
ングにより形成する。この場合、ゲート層２４０両側部
は、エツチングによりややうすくされた側部酸化Ｍ３２
でおおわれたままである。ひきつづいて拡散層３５．３
７を介して基板内にｎ型不純物を拡散してｐ＋＋ソース
領域３６、ｐ＋型トドレイン領域３８形成する。この拡
散処理に際しては、ｎ型ゲート層２４．２６のいずれも
マスク用側部酸化膜３２．３４でおおわれているためそ
れら層中にｐＷ不純物かドープされるのを効果的に防止
することかできる。この後、マスり層２８，３０を除去
し、慣用の方法で所定個所に適宜にＴｌｆ、′ｖｉや相
互配線を形成すればＣＭＯ８−ＩＣを完成できる、 以上に詳述したところから明らかなように、本実施例に
よれば次のような優れた作用効果ないし利点が得られる
。
クの一部として利用してｐチャンネルＭＯＳ Ｆ Ｅ
Ｔ用のソース・ドレイン拡散窓３５．３７をホトエツチ
ングにより形成する。この場合、ゲート層２４０両側部
は、エツチングによりややうすくされた側部酸化Ｍ３２
でおおわれたままである。ひきつづいて拡散層３５．３
７を介して基板内にｎ型不純物を拡散してｐ＋＋ソース
領域３６、ｐ＋型トドレイン領域３８形成する。この拡
散処理に際しては、ｎ型ゲート層２４．２６のいずれも
マスク用側部酸化膜３２．３４でおおわれているためそ
れら層中にｐＷ不純物かドープされるのを効果的に防止
することかできる。この後、マスり層２８，３０を除去
し、慣用の方法で所定個所に適宜にＴｌｆ、′ｖｉや相
互配線を形成すればＣＭＯ８−ＩＣを完成できる、 以上に詳述したところから明らかなように、本実施例に
よれば次のような優れた作用効果ないし利点が得られる
。
（１） ｐチャンネルＭＯ８ＦＥＴのゲートが１＋型
多結晶シリコンからなっているのでスレ、ノショルド電
圧■ｔｈを約１．ＩＶｉＭ、めることができ、このため
基板の不純物濃度を下げ、基板効果を低減することがで
きる。
多結晶シリコンからなっているのでスレ、ノショルド電
圧■ｔｈを約１．ＩＶｉＭ、めることができ、このため
基板の不純物濃度を下げ、基板効果を低減することがで
きる。
（２）ゲート用多結晶シリコン層の側部がらの不純物ド
ーピングが阻止されるので、スレッショルド電圧■ｔｈ
の斐動欠防止できる。
ーピングが阻止されるので、スレッショルド電圧■ｔｈ
の斐動欠防止できる。
（３１ＣＭＯ８−ＩＣを宿成する場合、ｐチャンネル及
びｎチャンネルのＭ ＯＳ Ｆ Ｅ Ｔが同−導電型の
ゲーｌ−を有するように形成されるので接続用コンタク
）Ｙ形成するだめの余分な面積ケ必要としない。
びｎチャンネルのＭ ＯＳ Ｆ Ｅ Ｔが同−導電型の
ゲーｌ−を有するように形成されるので接続用コンタク
）Ｙ形成するだめの余分な面積ケ必要としない。
（４１：／−、ｔ、・トシ・イン拡散時にＣＶＤマスク
を用いないので、工程的に簡略化を図ることができると
ともに、ＣＶ Ｉ）マスクの使用に伴う段差による断線
事故を減らすことかできる。
を用いないので、工程的に簡略化を図ることができると
ともに、ＣＶ Ｉ）マスクの使用に伴う段差による断線
事故を減らすことかできる。
なお、本発明において、ゲート市、極とは、ＦＥＴのチ
ャネル上にあって、チャネルのコンダクタンスを制御す
る一般のグーｔ−１１，極及びコンデンサの電極やメモ
リ素子の一部をなすものも含むものとする。
ャネル上にあって、チャネルのコンダクタンスを制御す
る一般のグーｔ−１１，極及びコンデンサの電極やメモ
リ素子の一部をなすものも含むものとする。
また、本発明の耐酸化性マスクは、実施例の如く、直接
ゲート部材につけてもよいし、適当な中介膜を介して形
成してもよい。
ゲート部材につけてもよいし、適当な中介膜を介して形
成してもよい。
以上説明した如く、ゲート′ＦＷ、極上にナイトライド
膜を残すことにより、種々の有用フヨデバイス構造を得
ることができる。また、その後の工程でのゲート１１テ
極への不要な不純物の導入や外部への導出を防止できる
ことはもちろんである。
膜を残すことにより、種々の有用フヨデバイス構造を得
ることができる。また、その後の工程でのゲート１１テ
極への不要な不純物の導入や外部への導出を防止できる
ことはもちろんである。
第１ａ−第１ｃ図は、本発明の一実施例によるＣＭＯ８
−ＩＣの製造工程における半導体基板の断面図である。 符号の説、明 １０・・シリコン基板、１２・シリコン酸化膜、１４・
・・ｐ”ｊＱ島状領域、１６．１８・・・ゲー）・用シ
リコン酸化膜、２０．３６・・・ソース領域、２２゜３
８・・ドレイン領域、２４．２６川多結晶シリコンゲ一
トＭ、２８，３（１・・・シリコン′ナイトライドマス
ク層、３２．３４・・・マスク用側面酸化膜、第１６Ｌ
図 第１４図 第１６図
−ＩＣの製造工程における半導体基板の断面図である。 符号の説、明 １０・・シリコン基板、１２・シリコン酸化膜、１４・
・・ｐ”ｊＱ島状領域、１６．１８・・・ゲー）・用シ
リコン酸化膜、２０．３６・・・ソース領域、２２゜３
８・・ドレイン領域、２４．２６川多結晶シリコンゲ一
トＭ、２８，３（１・・・シリコン′ナイトライドマス
ク層、３２．３４・・・マスク用側面酸化膜、第１６Ｌ
図 第１４図 第１６図
Claims (1)
- 【特許請求の範囲】 １、、 に、＋） ゲート′市枠となるべき部材上
に所定のパターンケ有する耐酸化性マスク層泰・形成す
る工程（＋）） −ＪＺ記１ｌｊ−１酸化性マスク層
を介して、酸化処理を施す工程 （Ｃ〕）上記耐酸化性マスク層の少なくとも１部を残し
た状態で外部より保護膜を形成する工程よりなる電界効
果半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157812A JPS5956758A (ja) | 1983-08-31 | 1983-08-31 | 電界効果半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157812A JPS5956758A (ja) | 1983-08-31 | 1983-08-31 | 電界効果半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12721176A Division JPS5352376A (en) | 1976-10-25 | 1976-10-25 | Production of field effect type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956758A true JPS5956758A (ja) | 1984-04-02 |
Family
ID=15657827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157812A Pending JPS5956758A (ja) | 1983-08-31 | 1983-08-31 | 電界効果半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956758A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919779A (ja) * | 1972-04-14 | 1974-02-21 | ||
| JPS4928278A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 |
-
1983
- 1983-08-31 JP JP58157812A patent/JPS5956758A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919779A (ja) * | 1972-04-14 | 1974-02-21 | ||
| JPS4928278A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 |
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