JPS6047749B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6047749B2 JPS6047749B2 JP52028246A JP2824677A JPS6047749B2 JP S6047749 B2 JPS6047749 B2 JP S6047749B2 JP 52028246 A JP52028246 A JP 52028246A JP 2824677 A JP2824677 A JP 2824677A JP S6047749 B2 JPS6047749 B2 JP S6047749B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- channel side
- polycrystalline silicon
- type
- silicon film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に相補形ＭＩＳＩＣ
の製造方法に関する。
の製造方法に関する。
最近の集積回路（ＩＣ）は集積度を向上させるために
、シリコン半導体基板内に不純物を拡散して形成する拡
散領域の深さを浅くしている。
、シリコン半導体基板内に不純物を拡散して形成する拡
散領域の深さを浅くしている。
しかしながら拡散領域を浅くするとアルミニウム等の配
線が拡散層のシリコンと反応して共晶合金を作り、拡散
層が短絡する恐れがある。これはアルミニウムはｐ型不
純物であるのでｎ型拡散層において起り易く、ｐ型拡散
層においては起らない。この短絡を防ぐにはアルミニウ
ム電極配線の下に多結晶シリコン膜を敷き、該電極配線
と拡散領域とは多結晶シリコン膜を介して接触させる方
法が有効である。また最近のＩＣにおいては電極配線の
断線を防ぐためにガラスフローつまり絶縁膜として使用
されたＰＳＧ（リンシリケートガラス）膜を 熱処理で
軟化してその窓き部等に生じた急峻角部をなだらかにす
る処理が行なわれており、これにより歩留りを大巾に向
上させることができるが、この方法を相補形ＭＩＳＩＣ
（以下ＣＭＯＳＩＣという）に施すと次のような問題を
生じる。即ち熱処理の際にＰＳＧ膜に含まれているリン
原子が飛出してｐチャンネル側の拡散層に拡散（アウト
デイフユージヨン）し、ｐ型拡散層表面にｎ”型層を形
成してｐｎ接合を生じる。このためＣＭＯＳＩＣ（７）
ｐ・チャンネル側ではこのｎ型層のために電極配線がｐ
型拡散層つまりソース、ドレイン領域と接触できずコン
タクト不良を生じる。 本発明はかゝる点を改善し、前
述のアルミニウム電極配線による浅い拡散層のジャンク
ションショートという現象を積極的に利用して、ＣＭＯ
ＳＩＣにおけるガラスフローで生じたコンタクト不良を
簡単に除去しようとするものである。
線が拡散層のシリコンと反応して共晶合金を作り、拡散
層が短絡する恐れがある。これはアルミニウムはｐ型不
純物であるのでｎ型拡散層において起り易く、ｐ型拡散
層においては起らない。この短絡を防ぐにはアルミニウ
ム電極配線の下に多結晶シリコン膜を敷き、該電極配線
と拡散領域とは多結晶シリコン膜を介して接触させる方
法が有効である。また最近のＩＣにおいては電極配線の
断線を防ぐためにガラスフローつまり絶縁膜として使用
されたＰＳＧ（リンシリケートガラス）膜を 熱処理で
軟化してその窓き部等に生じた急峻角部をなだらかにす
る処理が行なわれており、これにより歩留りを大巾に向
上させることができるが、この方法を相補形ＭＩＳＩＣ
（以下ＣＭＯＳＩＣという）に施すと次のような問題を
生じる。即ち熱処理の際にＰＳＧ膜に含まれているリン
原子が飛出してｐチャンネル側の拡散層に拡散（アウト
デイフユージヨン）し、ｐ型拡散層表面にｎ”型層を形
成してｐｎ接合を生じる。このためＣＭＯＳＩＣ（７）
ｐ・チャンネル側ではこのｎ型層のために電極配線がｐ
型拡散層つまりソース、ドレイン領域と接触できずコン
タクト不良を生じる。 本発明はかゝる点を改善し、前
述のアルミニウム電極配線による浅い拡散層のジャンク
ションショートという現象を積極的に利用して、ＣＭＯ
ＳＩＣにおけるガラスフローで生じたコンタクト不良を
簡単に除去しようとするものである。
次に実施例を参照しながらこれを詳細に説明する。 第
１図〜第３図は本発明の実施例によるＣＭＯＳ電界効果
トランジスタの製造工程の要部を示す。第１図において
ＳＵＢはｎ型シリコン半導体基板、１は基板ＳＵＢ内に
ｐ型不純物を拡散して形成したｐ型ウェル、２、３はｐ
型ウェル１内にｎ型不純物を高濃度に拡散して形成した
ｎチャンネル側のｎ＊厘ソース、ドレイン領域、４｜５
は半導体基板ＳＵＢ内にｐ型不純物を高濃度に拡散し形
成したｐチャンネル側のｐ＊厘ソース、ドレイン領域、
６は二酸化シリコン（ＳｉＯ０）等の酸化膜、７，８は
多結晶シリコンで作られるゲート電極、９はＣＶＤ法等
により被着されたＰＳＧ膜である。これらの領域および
膜形成は従来方法と同様であり、そしてやはり従来方法
と同様にホトエッチングにより電極コンタクト相当部の
ＰＳＧ膜９ぉよび酸化膜６を窓開きし、ソース、ドレイ
ン領域２〜５の表面を露出し、更に不活性ガス中で熱処
理してガラスフローを行なう。この熱処理はＰＳＧの軟
化点以上の高温で行ない、この結果窓開き部などに生じ
るＰＳＧ膜９の急峻な角部は第２図に示すようになだら
かになるが、このときＰＳＧ膜９からリン原子が飛出し
、窓部を通して各拡散領域２〜５内に高濃度に拡散する
。これは、リンはｎ型不純物であるのでｎチャンネル側
では同じ導電型であるのでソース、ドレイン領域２，３
の露出表面部分が更に高濃度のｎ＋層になるだけで格別
問題はないが、ｐチャンネル側ではｐ＋型ソース、ドレ
イン領域４，５の露出表面部分に逆導電型のｎ＋型拡散
層１０，１１を形成し、Ｐｎ接合を生じてしまう。通常
の工程ではその後多結晶シリコン膜をＣＶＤ法等により
被着し、更にアルミニウムを蒸着し、パターニングして
拡散領域２〜５にソース、ドレイン電極を取付けるが、
この場合ｎチャンネル側はアルミニウムのソース、ドレ
イン電極が多結晶シリコン膜を介してソース、ドレイン
領域２，３と接触し、かつ多結晶シリコン膜の介在によ
り、薄いソース、ドレイン領域２，３のアルミニウム原
子による短絡も生ぜず、所望通りのトランジスタを得る
ことができるが、ｐチャンネル側ではアルミニウム電極
は多結晶シリコン膜とｎ＋拡散層１０，１１を介してソ
ース、ドレイン領域４，５と接触することになり、この
ｎ＋拡散層１０，１１がｐ＋型ソース、ドレイン領域４
，５とＰｎ接合を作つてしまい、ソース、ドレイン電極
はソース、ドレイン領域４，５とオーミックコンタクト
がとれないことになる。
１図〜第３図は本発明の実施例によるＣＭＯＳ電界効果
トランジスタの製造工程の要部を示す。第１図において
ＳＵＢはｎ型シリコン半導体基板、１は基板ＳＵＢ内に
ｐ型不純物を拡散して形成したｐ型ウェル、２、３はｐ
型ウェル１内にｎ型不純物を高濃度に拡散して形成した
ｎチャンネル側のｎ＊厘ソース、ドレイン領域、４｜５
は半導体基板ＳＵＢ内にｐ型不純物を高濃度に拡散し形
成したｐチャンネル側のｐ＊厘ソース、ドレイン領域、
６は二酸化シリコン（ＳｉＯ０）等の酸化膜、７，８は
多結晶シリコンで作られるゲート電極、９はＣＶＤ法等
により被着されたＰＳＧ膜である。これらの領域および
膜形成は従来方法と同様であり、そしてやはり従来方法
と同様にホトエッチングにより電極コンタクト相当部の
ＰＳＧ膜９ぉよび酸化膜６を窓開きし、ソース、ドレイ
ン領域２〜５の表面を露出し、更に不活性ガス中で熱処
理してガラスフローを行なう。この熱処理はＰＳＧの軟
化点以上の高温で行ない、この結果窓開き部などに生じ
るＰＳＧ膜９の急峻な角部は第２図に示すようになだら
かになるが、このときＰＳＧ膜９からリン原子が飛出し
、窓部を通して各拡散領域２〜５内に高濃度に拡散する
。これは、リンはｎ型不純物であるのでｎチャンネル側
では同じ導電型であるのでソース、ドレイン領域２，３
の露出表面部分が更に高濃度のｎ＋層になるだけで格別
問題はないが、ｐチャンネル側ではｐ＋型ソース、ドレ
イン領域４，５の露出表面部分に逆導電型のｎ＋型拡散
層１０，１１を形成し、Ｐｎ接合を生じてしまう。通常
の工程ではその後多結晶シリコン膜をＣＶＤ法等により
被着し、更にアルミニウムを蒸着し、パターニングして
拡散領域２〜５にソース、ドレイン電極を取付けるが、
この場合ｎチャンネル側はアルミニウムのソース、ドレ
イン電極が多結晶シリコン膜を介してソース、ドレイン
領域２，３と接触し、かつ多結晶シリコン膜の介在によ
り、薄いソース、ドレイン領域２，３のアルミニウム原
子による短絡も生ぜず、所望通りのトランジスタを得る
ことができるが、ｐチャンネル側ではアルミニウム電極
は多結晶シリコン膜とｎ＋拡散層１０，１１を介してソ
ース、ドレイン領域４，５と接触することになり、この
ｎ＋拡散層１０，１１がｐ＋型ソース、ドレイン領域４
，５とＰｎ接合を作つてしまい、ソース、ドレイン電極
はソース、ドレイン領域４，５とオーミックコンタクト
がとれないことになる。
本発明はこの点を改善するものであつて、ガラスフロー
を行なつて第２図の状態にし、更に表面に２００〜６０
０Ａ程度の厚みに多結晶シリコンを成長させたら、この
多結晶シリコン膜をホトエッチングにより、ｎチャンネ
ル側では残し、ｐチャンネル側では取除く。
を行なつて第２図の状態にし、更に表面に２００〜６０
０Ａ程度の厚みに多結晶シリコンを成長させたら、この
多結晶シリコン膜をホトエッチングにより、ｎチャンネ
ル側では残し、ｐチャンネル側では取除く。
第３図の１２はこのｎチャンネル側で残された多結晶シ
リコン膜を示す。なおこのｎチャンネル側の多結晶シリ
コン膜１２は単に一様に残すだけでなく図示の如く所望
のパターニングを行なうと、工程を簡素化できる。次に
全面にアルミニウムを蒸着し、ホトエッチングによリソ
ース、ドレイン各電極１３〜１６を形成する。このとき
ｐチャンネル側ではｐ＋型ソース、ドレイン領域４，５
内に形成されたｎ＋型拡散層１０，１１とソース、ドレ
イン電極のアルミニウムが反応して共晶合金を作り該拡
散層を短絡し、該ソース、ドレイン電極１５，１６とソ
ース、ドレイン領域４，５はオーミックコンタクトする
。ｎチャンネル側では多結晶シリコン膜１２が障壁とな
り、アルミニウムとシリコンの共晶合金化によるソース
、ドレイン領域の突抜け現象は起らず、しかもコンタク
トは前述のように電極１４，１５、多結晶シリコン膜１
２、ソース、ドレイン領域２，３の経路でとれ、所望通
りのＣＭＯＳＦＥＴが得られる。つまり本発明では薄い
ｎ型層のアルミニウム電極による突抜け現象を逆用し、
ＰＳＧ絶縁膜のガラスフローにより生じたｎ型層の破壊
を巧妙に行なうものであり、これによりＣＭＯＳＩＣに
おけるシヤロージヤンクシヨン技術つまり多結晶シリコ
ンを介在させる方法とガラスフロー技術とを両立させる
ことができる。以上詳細に説明したように本発明によれ
ば、ＣＭＯＳＩＣにおいてガラスフローを施した後、ｎ
チャンネル側の電極窓およびその周辺には多結晶シリコ
ン膜を残し、ｐチャンネル側ではこれを取除くことによ
り、アルミニウム電極を取付けてもｎチャンネル側では
突抜け現象を防止し、ｐチャンネル側ではコンタクト不
良を防ぎ、ＣＭＯＳＩＣの製造歩留りおよび信頼性を大
巾に向上させることができる。
リコン膜を示す。なおこのｎチャンネル側の多結晶シリ
コン膜１２は単に一様に残すだけでなく図示の如く所望
のパターニングを行なうと、工程を簡素化できる。次に
全面にアルミニウムを蒸着し、ホトエッチングによリソ
ース、ドレイン各電極１３〜１６を形成する。このとき
ｐチャンネル側ではｐ＋型ソース、ドレイン領域４，５
内に形成されたｎ＋型拡散層１０，１１とソース、ドレ
イン電極のアルミニウムが反応して共晶合金を作り該拡
散層を短絡し、該ソース、ドレイン電極１５，１６とソ
ース、ドレイン領域４，５はオーミックコンタクトする
。ｎチャンネル側では多結晶シリコン膜１２が障壁とな
り、アルミニウムとシリコンの共晶合金化によるソース
、ドレイン領域の突抜け現象は起らず、しかもコンタク
トは前述のように電極１４，１５、多結晶シリコン膜１
２、ソース、ドレイン領域２，３の経路でとれ、所望通
りのＣＭＯＳＦＥＴが得られる。つまり本発明では薄い
ｎ型層のアルミニウム電極による突抜け現象を逆用し、
ＰＳＧ絶縁膜のガラスフローにより生じたｎ型層の破壊
を巧妙に行なうものであり、これによりＣＭＯＳＩＣに
おけるシヤロージヤンクシヨン技術つまり多結晶シリコ
ンを介在させる方法とガラスフロー技術とを両立させる
ことができる。以上詳細に説明したように本発明によれ
ば、ＣＭＯＳＩＣにおいてガラスフローを施した後、ｎ
チャンネル側の電極窓およびその周辺には多結晶シリコ
ン膜を残し、ｐチャンネル側ではこれを取除くことによ
り、アルミニウム電極を取付けてもｎチャンネル側では
突抜け現象を防止し、ｐチャンネル側ではコンタクト不
良を防ぎ、ＣＭＯＳＩＣの製造歩留りおよび信頼性を大
巾に向上させることができる。
第１図〜第３図は本発明のＣＭＯＳ電界効果トランジス
タの製造工程を説明する断面図である。
タの製造工程を説明する断面図である。
Claims (1)
- １ 共通半導体基板に形成したｎチャンネルおよびｐチ
ャンネル各トランジスタのソース、ドレイン各電極窓開
きを行ない、かつ熱処理してリンシリケートガラス絶縁
膜の電極窓部等における角部をなだらかにしたのち、全
面に多結晶シリコン膜を成長させ、次にこの多結晶シリ
コン膜をｎチャンネル側では残してｐチャンネル側では
取除き、かゝる状態でアルミニウムを蒸着しかつパター
ニングしてソース、ドレイン電極を取付ける工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52028246A JPS6047749B2 (ja) | 1977-03-15 | 1977-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52028246A JPS6047749B2 (ja) | 1977-03-15 | 1977-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53113482A JPS53113482A (en) | 1978-10-03 |
| JPS6047749B2 true JPS6047749B2 (ja) | 1985-10-23 |
Family
ID=12243214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52028246A Expired JPS6047749B2 (ja) | 1977-03-15 | 1977-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047749B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152260A (en) * | 1980-04-25 | 1981-11-25 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| DE3218309A1 (de) * | 1982-05-14 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
-
1977
- 1977-03-15 JP JP52028246A patent/JPS6047749B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53113482A (en) | 1978-10-03 |
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