KR100680957B1 - 반도체 장치용 정전기 보호장치 - Google Patents

반도체 장치용 정전기 보호장치 Download PDF

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Abstract

본 발명은 반도체 집적회로를 정전기 방전(electrostatic discharge: ESD)에 의한 손상으로부터 보호하는 반도체 장치용 정전기 보호장치에 관한 것이다. 본 발명에 따라, 입출력 패드로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치가 제공되며: 이 보호장치는, 상기 입출력 패드로 유입되는 정전기에 응답하여 정전기 방전수단의 트리거 전압의 전압 레벨을 강하시키는 전압 강하수단을 구비한다.

Description

반도체 장치용 정전기 보호장치{Electrostatic protection device for semiconductor device}
도 1 내지 도 3은 종래의 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
도 4는 본 발명에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
11,21,31,41: 입출력 패드 12,22,32,42: 내부회로
13,23,33,43: 라인 14,24,34,44: 방전수단
25,35,45: 전압 강하수단
본 발명은 반도체 장치용 정전기 보호장치에 관한 것으로, 보다 상세하게는, 반도체 집적회로를 정전기 방전(electrostatic discharge: ESD)에 의한 손상으로부터 보호하는 반도체 장치용 정전기 보호장치에 관한 것이다.
일반적으로, 정전기 방전(electrostatic discharge: ESD)은 반도체 칩의 신 뢰성을 좌우하는 중요한 요소 중에 하나이며, 이러한 정전기 방전은 반도체 칩을 취급 시 또는 시스템에 장착하는 경우 발생되어 반도체 칩을 손상시킨다. 따라서, 반도체 장치의 데이터 입출력 영역에는 정전기로부터 반도체 칩을 보호하기 위해, 필수적으로 정전기 보호장치가 구비된다. 대전된 인체나 기계에 반도체 칩이 접촉하면 인체나 기계에 대전되어 있던 정전기가 반도체 칩의 외부 핀을 통해 입출력 패드를 거쳐 반도체 장치 내부로 방전되면서 큰 에너지를 가진 과도 정전기 전류가 반도체 장치의 내부회로에 큰 손상을 가할 수 있다. 대부분의 반도체 장치는 정전기에 의해 발생하는 이러한 손상으로부터 내부의 주요 회로를 보호하기 위해 입출력 패드와 반도체 내부회로 사이에 정전기 보호장치를 구비한다.
한편, 반도체 장치의 제조 기술이 발전함에 따라 입출력 버퍼를 구성하는 트랜지스터의 게이트 절연막 두께가 더욱 감소되어 정전기에 의해 반도체 장치의 내부회로는 더욱 손쉽게 손상 받을 수 있다. 즉, 트랜지스터의 게이트 절연막 두께가 감소되면, 게이트 절연막을 파괴하는 전압이 낮아져 종래의 방법에 따라 정전기 보호장치를 사용할 경우 더 낮은 전압의 정전기에 의해 트랜지스터의 게이트 절연막이 파괴된다. 이러한 문제를 해결하기 위해 정전기 보호장치에 기생 바이폴라 동작을 하도록 게이트 단자를 접지단자에 연결한 MOS 트랜지스터를 구비하여 사용하는 방법이 제안되었다.
도 1 내지 도 3은 종래의 반도체 장치용 정전기 보호장치를 도시한 회로도이다.
도 1에 도시한 바와 같이, 입출력 패드(11)를 통해 반도체 장치에 정전기가 유입될 경우, 유입된 정전기는 입출력 패드(11)와 내부회로(12)를 연결하는 라인(13)을 통해 반도체 장치의 내부회로(12)로 유입될 수 있다. 이렇게 입출력 패드(11)와 라인(13)을 통해 유입된 정전기에 의해 내부회로(12)가 손상될 수 있으므로, 입출력 패드(11)와 내부회로(12) 사이에 정전기 방전수단(14)이 구비된다. 즉, 방전수단(14)은 상기 입출력 패드(11)와 내부회로(12)를 연결하는 라인(13)과 접지 단자 사이에 연결되며, 상기 입출력 패드(11)를 통해 유입된 정전기를 접지 단자로 방전시킨다.
이러한 방전수단(14)은, 상기 라인(13)과 접지 단자 사이에 병렬로 연결된 다수의 트랜지스터(N11,N12,N13)를 구비하며, 각 트랜지스터(N11,N12,N13)의 드레인 단자는 상기 라인(13)에 연결되고, 소스 단자와 게이트 단자는 접지 단자에 연결된다. 상기 방전수단(13)의 트랜지스터(N11,N12,N13)를 동작시키기 위한 트리거(trigger) 전압의 전압 레벨이 높음에 따라, 상기 트랜지스터(N11, N12,N13)가 동시에 동일하게 동작하지 않는다. 그 결과, 다수의 트랜지스터(N11,N12,N13) 중 가장 먼저 동작하는 트랜지스터에 입출력 패드(11)로 유입된 정전기가 집중되며, 집중된 정전기에 의해 트랜지스터가 손상되어 결과적으로, 방전수단(13)이 손상되는 문제가 있다.
이러한 문제점을 해결하기 위해, 도 2에 도시한 바와 같이, 입출력 패드(21)로 유입된 정전기가 라인(23)을 통해 내부회로(22)로의 유입을 방지하기 위한 방전수단(24)과, 그 방전수단(24)을 동작시키는 트리거 전압의 전압 레벨을 강하시키기 위한 전압 강하수단(25)을 구비한다. 상기 전압 강하수단(25)은, 방전수단(24)에 구비된 다수 트랜지스터(N21,N22,N23)의 각 게이트 단자에 연결되며, 상기 트랜지스터(N21,N22,N23)의 트리거 전압의 전압 레벨을 강하시키는 트랜지스터(N24)를 포함한다. 전압 강하수단(25)의 트랜지스터(N24)는 게이트 단자로 외부전압(Vcc)이 인가됨에 따라 저항수단이 되며, 상기 트랜지스터(N24)의 드레인 단자와 접지 단자 사이에서 전압 강하가 발생된다. 이렇게 저항수단인 트랜지스터(N24)에서 발생한 전압 강하는 방전수단(24)에 구비된 트랜지스터(N21,N22,N23)의 게이트 단자에 유도된다. 상기 방전수단(24)의 각 트랜지스터(N21,N22,N23)의 게이트 단자로 유도된 전압 강하에 의해 방전수단(24)에 구비된 트랜지스터(N21,N22,N23)의 트리거 전압의 전압 레벨이 강하된다. 그 결과, 방전수단(24)의 각 트랜지스터(N21, N22,N23)들이 균일하게 턴온되어 입출력 패드(21)로 유입된 정전기를 방전수단(24) 및 내부회로(22)의 손상 없이 접지 단자로 방전하게 된다.
이 때, 전압 강하수단(25)의 트랜지스터(N25)에서 발생하는 전압 강하에 의한 트랜지스터(N21,N22,N23)의 트리거 전압의 전압 레벨 강하는, 소정의 전압 레벨 이상이 되어야 한다. 바람직하게는, 상기 트랜지스터(N21,N22,N23)의 문턱전압 만큼의 전압 레벨 강하가 발생하여야 한다. 이를 위해, 전압 강하수단(25)의 RC 지연이 1㎱ 이상이 되어야 하며, 이러한 RC 지연을 위해 상기 전압 강하수단(25)은 저항과 캐패시터를 구비해야 한다. 그러나, 전압 강하수단(25)이 저항과 캐패시터를 구비할 경우, 정전기 보호장치의 크기가 커지는 문제점이 있으며, 전압 강하수단(25)이 상기한 RC 지연을 갖지 못할 경우에는 트랜지스터(N21,N22,N23)를 균일하게 턴온시키지 못하는 문제점이 있다.
상기한 문제점을 해결하기 위해, 도 3에 도시한 바와 같이, 대한민국 특허공개 제 2003-0051032호에서는 방전수단(34)을 동작시키기 위한 트리거 전압의 전압 레벨을 강하시키기 위한 전압 강하수단(35)에 입출력 패드(31)와 연결된 캐패시터수단(C31)을 구비시키는 방법이 제안되었다. 즉, 입출력 패드(31)와 접지 단자 사이에 하나의 패드(M31)를 추가시킴으로써, 입출력 패드(31)와 상기 하나의 패드(M31) 간에 캐패시턴스에 의해 캐패시터수단(C31)이 형성된다. 이러한 정전기 보호장치는 입출력 패드(31)를 통해 유입된 정전기는 내부회로(32)로 유입되기 전에 라인(33)과 접지 단자 사이에 연결된 방전수단(34)에 의해 방전된다. 이 때, 전압 강하수단(35)의 캐패시터수단(C31)과 배선 저항에 의해 트리거 전압의 전압 레벨이 강하된다.
이와 같은 종래의 반도체 장치용 정전기 보호장치의 전압 강하수단(35)은, 전술한 종래의 반도체 장치용 정전기 보호장치의 전압 강하수단(25)과 마찬가지로 방전수단(34)에 구비된 트랜지스터(N31,N32,N33)의 트리거 전압의 전압 레벨을 소정의 전압 레벨 만큼으로 강하시키지 못한다. 즉, 전압 강하수단(35)의 캐패시터수단(C31)의 캐패시턴스와 배선 저항의 저항값이 낮음에 따라, 트랜지스터(N31, N32,N33)의 문턱전압 이상 만큼의 트리거 전압의 전압 레벨을 강하시키지 못하며, 그 결과 상기 트랜지스터(N31,N32,N33)를 균일하게 턴온시키지 못하는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 따른 반도체 장치용 정전 기 보호장치에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 입출력 패드로 유입된 정전기를 방전시키는 방전수단에 구비된 트랜지스터를 균일하게 동작시켜 정전기로부터 반도체 집적회로를 안정적으로 보호할 수 있는 반도체 장치용 정전기 보호장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명에 따라, 입출력 패드로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치가 제공되며: 이 보호장치는, 상기 입출력 패드로 유입되는 정전기에 응답하여 정전기 방전수단의 트리거 전압의 전압 레벨을 강하시키는 전압 강하수단을 구비한다.
상기 구성에서, 상기 전압 강하수단은, 상기 입출력 패드로 유입된 정전기에 응답하여 소정의 전류를 발생하는 캐패시터수단;과 상기 소정의 전류에 의해 소정의 전압 레벨을 갖는 전압을 발생하여 상기 정전기 방전수단에 인가하는 저항수단;을 구비한다.
상기 구성에서, 상기 캐패시터수단은 상기 입출력 패드로 유입된 정전기에 의해 전하를 충전하여 상기 소정의 전류를 발생한다.
상기 구성에서, 상기 저항수단이 발생하는 상기 소정의 전압에 의해 상기 트리거 전압의 전압 레벨이 강하된다.
상기 구성에서, 상기 캐패시터수단은 상기 입출력 패드와 상기 전압 강하수단의 출력단자 사이에 연결되며, 상기 저항수단은 상기 전압 강하수단의 출력 단자 와 접지 단자 사이에 연결된다.
상기 구성에서, 상기 저항수단은 트랜지스터로 구성되며, 상기 트랜지스터의 드레인 단자는 상기 전압 강하수단의 출력 단자에 연결되고, 상기 트랜지스터의 소스 단자는 상기 접지 단자에 연결되며, 상기 트랜지스터의 게이트 단자는 외부전압 단자에 연결된다.
상기 구성에서, 상기 정전기 방전수단은 다수의 트랜지스터로 구성되며, 상기 다수 트랜지스터의 각 드레인 단자는 상기 입출력 패드에 연결되고, 상기 다수 트랜지스터의 각 소스 단자는 상기 접지 단자에 연결되며, 상기 다수 트랜지스터의 각 게이트 단자는 상기 전압 강하수단의 출력 단자와 연결된다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 4는 본 발명에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도이다.
본 발명에 따른 반도체 장치용 정전기 보호장치는, 입출력 패드(41)를 통해 유입된 정전기로부터 내부회로(42)를 보호하기 위한 방전수단(44)과, 방전수단(44)이 동작하도록 하는 트리거 전압의 전압 레벨을 강하시키는 전압 강하수단(45)을 구비한다. 상기 방전수단(44)은 다수의 트랜지스터(N41,N42,N43)를 포함한다. 트랜지스터(N41,N42,N43)는 입출력 패드(41)와 내부회로(42)를 연결하는 라인(43)과 접지 단자 사이에 병렬로 연결된다. 다시 말해, 상기 트랜지스터(N41,N42,N43)의 드레인 단자는 라인(43)에 연결되고, 트랜지스터(N41,N42,N43)의 소스 단자는 접지 단자에 연결된다. 상기 트랜지스터(N41,N42,N43)는, 전압 강하수단(45)에 의해 전압 레벨이 강하된 트리거 전압에 의해 동작하며, 동작할 경우 입출력 패드(41)로 유입된 정전기를 접지 단자로 방전시킨다.
전압 강하수단(45)은 트랜지스터(N44)와 캐패시터수단(C41)을 구비한다. 상기 트랜지스터(N44)는 방전수단(44)에 구비된 트랜지스터(N41,N42,N43)의 게이트 단자와 접지 단자 사이에 연결된다. 다시 말해, 상기 트랜지스터(N41)의 드레인 단자는 상기 방전수단(44)에 구비된 트랜지스터(N41,N42,N43)의 게이트 단자에 연결되고, 트랜지스터(N41)의 소스 단자는 접지 단자에 연결된다. 또한, 트랜지스터(N44)의 게이트 단자에는 외부전압(Vcc)이 인가된다. 이렇게 게이트 단자로 외부전압(Vcc)이 인가됨에 따라 상기 전압 강하수단(45)에 구비된 트랜지스터(N44)는 저항소자가 된다.
상기 전압 강하수단(44)에 구비된 캐패시터수단(C41)은, 입출력 패드(41)와 전기적으로 연결된 제 1 패드(M41)와, 상기 트랜지스터(N44)의 드레인 단자에 연결된 제 2 패드(M42) 간에 형성된 캐패시턴스에 의해 형성된다. 즉, 상기 캐패시터수단(C41)은 제 1 패드(M41)와 제 2 패드(M42) 간의 캐패시턴스를 갖는다. 이러한 캐패시터수단(C41)은, 입출력 패드(41)로 정전기가 유입될 경우 상기 정전기에 따른 전하를 충전하며 충전된 전하에 의해 전류를 발생한다. 즉, 상기 캐패시터수단(C41)은 전류원이 되며, 캐패시터수단(C41)으로부터 발생된 전류는 저항소자인 트랜지스터(N44)에 전달된다.
이러한 본 발명의 정전기 보호장치에서, 입출력 패드(41)를 통해 정전기가 유입될 경우, 상기 유입된 정전기에 응답하여 상기 입출력 패드(41)에 연결된 전압 강하수단(45)의 캐패시터수단(C41)은 전하를 충전하며, 충전된 전하에 의해 캐패시터수단(C41)은 전류를 발생한다. 상기 전류는 저항소자인 전압 강하수단(45)의 트랜지스터(N44)로 흐르게 되며, 그에 따라 상기 트랜지스터(N44)에서 전압 강하가 발생한다. 즉, 전압 강하수단(45)은 전류원인 캐패시터수단(C41)과 저항소자인 트랜지스터(N44)를 통해 소정의 레벨을 갖는 전압을 발생한다.
이렇게 전압 강하수단(45)에서 발생된 전압은, 방전수단(44)에 구비된 트랜지스터(N41,N42,N43)의 게이트 단자로 유도되며, 그 결과 상기 전압은 트랜지스터(N41,N42,N43)를 동작시키는 트리거 전압의 전압 레벨을 강하시키게 된다. 여기서, 방전수단(44)에 구비된 트랜지스터(N41,N42,N43)의 게이트 단자로 유도된 전압은, 상기 트랜지스터(N41,N42,N43)의 문턱전압 만큼의 전압 레벨을 갖음이 바람직하다. 전압 강하수단(45)에 의해 방전수단(44)으로 유도된 전압이 문턱전압 만큼의 전압 레벨을 갖을 경우, 방전수단(44)의 트랜지스터(N41,N42,N43)를 동작시키는 트리거 전압의 전압 레벨이 강하된다.
이와 같은 본 발명에 따른 반도체 장치용 정전기 보호장치에서, 전압 강하수단(45)에 구비된 캐패시터수단(C41)과 트랜지스터(N44)에 의해 상기 전압 강하수단(45)은 소정의 레벨을 갖는 전압을 발생시키며 그 전압은 방전수단(44)에 인가된다. 상기 방전수단(44)에 인가된 소정 레벨의 전압에 의해 방전수단(44)의 트랜지스터(N41,N42,N43)를 동작시키는 트리거 전압의 전압 레벨이 강하된다. 전압 레벨 이 강하된 트리거 전압에 의해 방전수단(44)의 트랜지스터(N41,N42,N43)는 균일하게 턴온되며, 턴온된 트랜지스터(N41,N42,N43)는 입출력 패드(41)로 유입된 정전기를 접지 단자로 방전시킨다.
본 발명의 상기한 바와 같은 구성에 따라, 방전수단에 구비된 트랜지스터의 트리거 전압의 전압 레벨을 강하시킴으로써, 방전수단의 트랜지스터를 균일하게 턴온시킬 수 있다. 그 결과, 방전수단을 포함한 정전기 보호장치의 파괴를 방지하며, 입출력 패드로 유입된 정전기로부터 반도체 집적회로를 안정적으로 보호할 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (7)

  1. 삭제
  2. 입출력 패드로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치에 있어서,
    트리거 전압에 의해 상기 정전기를 방전하는 정전기 방전수단 및 상기 정전기에 응답하여 상기 트리거 전압의 전압 레벨을 강하시키는 전압 강하수단을 포함하며,
    상기 전압 강하수단은, 상기 입출력 패드로 유입된 정전기에 응답하여 소정의 전류를 발생하는 캐패시터수단;과 상기 소정의 전류에 의해 소정의 전압 레벨을 갖는 전압을 발생하여 상기 정전기 방전수단에 인가하는 저항수단;을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  3. 제 2 항에 있어서,
    상기 캐패시터수단은 상기 입출력 패드로 유입된 정전기에 의해 전하를 충전하여 상기 소정의 전류를 발생하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  4. 제 3 항에 있어서,
    상기 저항수단이 발생하는 상기 소정의 전압에 의해 상기 트리거 전압의 전압 레벨이 강하되는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  5. 제 2 항에 있어서,
    상기 캐패시터수단은 상기 입출력 패드와 상기 전압 강하수단의 출력단자 사이에 연결되며,
    상기 저항수단은 상기 전압 강하수단의 출력 단자와 접지 단자 사이에 연결되는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  6. 제 5 항에 있어서,
    상기 저항수단은 트랜지스터로 구성되며,
    상기 트랜지스터의 드레인 단자는 상기 전압 강하수단의 출력 단자에 연결되고, 상기 트랜지스터의 소스 단자는 상기 접지 단자에 연결되며, 상기 트랜지스터의 게이트 단자는 외부전압 단자에 연결되는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  7. 제 2 항에 있어서,
    상기 정전기 방전수단은 다수의 트랜지스터로 구성되며,
    상기 다수 트랜지스터의 각 드레인 단자는 상기 입출력 패드에 연결되고, 상기 다수 트랜지스터의 각 소스 단자는 상기 접지 단자에 연결되며, 상기 다수 트랜지스터의 각 게이트 단자는 상기 전압 강하수단의 출력 단자와 연결되는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
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