KR970023440A

KR970023440A - 저소비 전력형의 반도체 기억장치 및 저소비 전력화를 실현하기 위해 반도체 기억장치에 이용하는 박막 트랜지스터

Info

Publication number: KR970023440A
Application number: KR1019960028142A
Authority: KR
Inventors: 모토무 유키타; 히로세 도시히코; 마에가와 시게토
Original assignee: 키타오카 타카시; 미쓰비시 덴키 가부시끼가이샤
Priority date: 1995-10-24
Filing date: 1996-07-12
Publication date: 1997-05-30
Also published as: JPH09121030A; JP3581459B2; KR100218621B1; US6218724B1; US5726945A

Abstract

본 발명에 의한 SRAM은 강압회로와 내부회로를 포함한다. 강압회로는 3개의 저항(R1~R3), 2개의 PMOS 트랜지스터(QP1, QP2) 및 NMOS 트랜지스터(QN)을 포함한다. 1개의 PMOS 트랜지스터(QP2)는 내부회로에 외부전원전압(Vcc)을 직접 공급한다. NMOS 트랜지스터(QN)은 그의 임계치 전압만큼 외부 전원 전압(Vcc)을 강압시킨 전압을 내부회로에 공급한다. PMOS 트랜지스터(QP2)에 의한 전압의 인가 및 NMOS 트랜지스터(QN)에 의한 전압의 인가와 같은 전환을 위한 조건으로써의 소정 전압(전환점)의 크기는 2개의 저항(R1, R2)의 저항비에 의해 결정된다. 각각의 3개의 저항(R1-R3)은 1종류의 복수개의 저항소자(R)에 의해 구성된다. 따라서, 공정 파라메타가 변하더라도, 전환점을 결정하는 2개의 저항(R1, R2)의 저항값의 비를 일정하게 유지할 수 있어서, 전환점의 변동을 방지할 수 있다.

Description

저소비 전력형의 반도체 기억장치 및 저소비 전력화를 실현하기 위해 반도체 기억장치에 이용하는 박막 트랜지스터

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 실시예 1에 의한 SRAM의 일부를 상세하게 나타낸 회로도.

Claims

정보를 기억하기 위한 복수개의 메모리셀을 갖는 내부회로를 구비하는 반도체 기억장치에 있어서, 제1전원전압(Vcc)을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항수단(R1)과, 상기 제1노드와, 제2전원전압(GND)을 공급하는 제2라인과의 사이에 접속되는 제2저항수단(R2)과, 상기 제1라인과 제2노드와의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QP1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QP2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QN)를 포함하고, 상기 제1저항수단(R1)은, 실질적으로 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제1저항소자(R)를 포함하고, 상기 제2저항수단(R2)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제2저항소자(R)를 포함하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QN)는, 상기 제1전원전압(Vcc)에 기초하여, 상기 내부회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원전압(Vcc)이 소정의 전압으로 되었을 때에 오프상태로 되어 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QP2)가 오프되는 조건으로써의 상기 소정의 전압의 값은, 상기 제1저항수단의 저항값의 상기 제2저항수단의 저항값에 대한 비(상기 제1저항수단(R1)의 저항값; 상기 제2저항수단(R2)의 저항값)에 의해서 결정되는 반도체 기억장치.
정보를 기억하기 위한 복수개의 메모리셀을 갖는 내부 회로를 구비하는 반도체 기억장치에 있어서, 제1전원전압(GND)을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항수단(R1)과, 상기 제1노드와, 제2전원전압(Vcc)을 공급하는 제2라인과의 사이에 접속되는 제2저항수단(R2)과, 상기 제1라인과 제2노드와의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QN1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QN2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QP)를 포함하고, 상기 제1저헝수단(R1)은, 실질적으로 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제1저항수단(R)를 포함하고, 상기 제2저항수단(R2)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제2저항소자(R)를 포함하고, 상기 제1도전형의 제2의 트랜지스터는, 상기 제2전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QP)는, 상기 제2전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QP)는, 상기 제2전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QN2)는, 상기 제2전원전압(Vcc)이 소정의 전압으로 되었을 때에 오프상태로 되어, 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QN2)가 오프되는 조건으로써의 상기 소정의 전압의 값은, 상기 제1저항수단의 저항값의 상기 제2저항수단의 저항값에 대한 비(상기 제1저항수단(R1)의 저항값 : 상기 제2저항수단(R2)의 저항값)에 의해서 결정되는 반도체 기억장치.
제1항에 있어서, 상기 제3저항수단(R3)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제3저항소자(R)를 포함하는 반도체 기억장치.
제3항에 있어서, 상기 제, 제2 및 제3저항소자(R)는, 박막 트랜지스터인 반도체 기억장치.
제2항에 있어서, 상기 제3저항수단(R3)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제3저항소자(R)를 포함하는 반도체 기억장치.
제5항에 있어서, 상기 제1, 제2 및 제3저항소자(R)는, 박막 트랜지스터인 반도체 기억장치.
제1항에 있어서, 상기 제1라인과 상기 제2라인 사이에서, 상기 제1 및 제2저항수단(R1, R2)과 직렬로 접속되는 제4저항수단(R4, R5)을 더 포함하고, 상기 제4저항수단(R4, R5)은, 실질적으로 상기 동일의 저항값 및 구성을 가지는 1개 또는 복수개의 제4저항소자(R)와, 상기 제4저항소자(R)를 단락하는 제1퓨즈(F)를 포함하고, 상기 제1퓨즈(F)의 절단에 의해, 상기 제1도전형의 제2의 트랜지스터(QP2)가 오프되는 조건으로써의 상기 소정의 전압의 값을 조절하는 반도체 기억장치.
제1항에 있어서, 상기 제1저항수단(R1)은, 복수개의 제1저항소자를 포함하고, 복수개의 상기 제1저항소자(R) 중에서 적어도 1개는, 제2퓨즈에 의해 단락되고, 상기 제2퓨즈(F)의 절단에 의해, 상기 제1저항수단(R1)의 저항값을 조절하는 반도체 기억장치.
제1항에 있어서, 상기 제2저항수단(R2)은, 복수개의 상기 제2저항소자(R)를 포함하고, 복수개의 상기 제2저항소자(R) 중에서 적어도 1개는, 제3퓨즈(F)에 의해 단락되고, 상기 제3퓨즈(F)의 절단에 의해, 상기 제2저항수단(R2)의 저항값을 조절하는 반도체 기억장치.
제2항에 있어서, 상기 제1라인과 상기 제2라인 사이에서, 상기 제1 및 제2저항수단(R1, R2)과 직렬로 접속되는 제4저항수단(R4, R5)을 더 포함하고, 상기 제4저항수단(R4, R5)은, 실질적으로 상기 동일의 저항값 및 구성을 가지는 1개 또는 복수개의 제4저항소자(R)와, 상기 제4저항소자(R)를 단락하는 제1퓨즈(F)를 포함하고, 상기 제1퓨즈(F)의 절단에 의해, 상기 제1도전형의 제2의 트랜지스터(QN2)가 오프되는 조건으로써의 상기 소정의 전압의 값을 조절하는 반도체 기억장치.
제2항에 있어서, 상기 제1저항수단(R1)은, 복수개의 제1저항소자(R)를 포함하고, 복수개의 상기 제1저항소자(R) 중에서 적어도 1개는, 제2퓨즈에 의해 단락되고, 상기 제2퓨즈의 절단에 의해, 상기 제1저항수단(R1)의 저항값을 조절하는 반도체 기억장치.
제2항에 있어서, 상기 제2저항수단(R2)은, 복수개의 상기 제2저항소자(R)를 포함하고, 복수개의 상기 제2저항소자(R) 중에서 적어도 1개는, 제3퓨즈에 의해 단락되고, 상기 제3퓨즈의 절단에 의해, 상기 제2저항수(R2)의 저항값을 조절하는 반도체 기억장치.
정보를 기억하기 위한 복수개의 메모리셀을 갖는 내부 회로를 구비하는 반도체 기억장치에 있어서, 제1전원전압(Vcc)을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항수단(R1)과, 상기 제1노드와, 제2전원전압(GND)을 공급하는 제2라인의 사이에 접속되는 제2저항수단(R2)과, 상기 제1라인과 제2노드와의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QP1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QP2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QN)와, 상기 제1라인과 상기 제1노드의 사이에 접속되는 제1캐패시턴스수단(1)과, 상기 제1노드과 상기 제2라인의 사이에 접속되는 제2캐패시턴스수단(2)을 포함하고, 상기 제1도전형의 제2의 트랜지스턴(QP2)는, 상기 제2전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QN)는, 상기 제1전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원전압(Vcc)이 소정의 전압으로 될 때에 오프상태로 되어, 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QP2)가 오프되는 조건으로써의 상기 소정의 전압의 값은, 상기 제1저항수단의 저항값의 상기 제2저항수단의 저항값에 대한 제1비(상기 제1저항수단(R1)의 저항값 : 상기 제2저항수단(R2)의 저항값)에 의해서 결정되고, 상기 제2캐패시턴스수단의 캐패시턴스의 값의 상기 제1캐패시턴스수단의 캐패시턴스값에 대한 제2비(상기 제2캐패시턴스수단(C2)의 캐패시턴스값 : 상기 제1캐패시턴스수단(C1)의 캐패시턴스값)가 상기 제1비와 같게 되어 있는 반도체 기억장치.
정보를 기억하기 위한 복수개의 메모리셀을 갖는 내부회로를 구비하는 반도체 기억장치에 있어서, 제1전원전압(GND)을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항수단(R1)과, 상기 제1노드와, 제2전원전압(Vcc)을 공급하는 제2라인과의 사이에 접속되는 제2저항수단(R2)과, 상기 제1라인과 제2노드의 사이에 접속되고, 그 제어전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QN1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QN2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QP)와, 상기 제1라인과 상기 제1노드의 사이에 접속되는 제1캐패시턴스수단(C1)과, 상기 제1노드와 상기 제2라인의 사이에 접속되는 제2캐패시턴스수단(C2)과를 포함하고, 상기 제1도전형의 제2의 트랜지스터(QN2)는, 상기 제2전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QP)는, 상기 제2전원전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QN2)는 상기 제2전원전압(Vcc)이 소정의 전압으로 되었을 때에 오프 상태로 되어 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QN2)가 오프되는 조건으로써의 상기 소정의 전압의 값은, 상기 제1저항수단의 저항값의 상기 제2저항수단의 저항값에 대한 제1비(상기 제1저항수단(R1)의 저항값 : 상기 제2저항수단(R2)의 저항값)에 의해서 결정되고, 상기 제2캐패시턴스수단의 캐패시턴스값의 상기 제1캐패시턴스수단의 캐패시턴스값에 대한 제2비(상기 제2캐패시턴스수단(C2)의 캐패시턴스값 : 상기 제1캐패시턴스수단(C1)의 캐패시턴스값)가 상기 제1비와 같게 되어 있는 반도체 기억장치.
제13항에 있어서, 상기 제1캐패시턴스수단(C1)은, 실질적으로 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 제1캐패시턴스소자(C)를 포함하고, 상기 제2캐패시턴스수단(C2)은, 실질적으로 상기 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 제1캐패시턴스소자(C)를 포함하는 반도체 기억장치.
제14항에 있어서, 상기 제 캐패시턴스수단(C1)은, 실질적으로 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 캐패시턴스소자를 포함하고, 상기 제2캐패시턴스수단(C2)은, 실질적으로 상기 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 제2캐패시턴스소자를 포함하는 반도체 기억장치.
내부전원전선에 접속되는 내부 회로(1)를 가지는 반도체 기억장치에 있어서, 제1패드(33)와, 예정하고 있는 않은 전압의 입력으로부터 상기 내부회로(1)를 보호하기 위한 입력 보호수단(37)을 포함하고, 상기 제1패드(33)는, 상기 입력보호수단(37)을 통해서, 상기 내부 전원선에 접속되는 반도체 장치.
반도체 기억장치에 이용되는 박막 트랜지스터에 있어서, 제1도전수단(29)과, 제2도전수단(11)과, 상기 제1도전수단(29)과 상기 제2도전수단(11)의 사이에 형성되는 절연수단(27)을 포함하고, 상기 제1도전수단(29)은 제어전극(G)을 포함하고, 상기 제2도전수단(11)은 제1 및 제2전극(D,S)를 포함하고, 상기 절연수단(27)의 두께는 상기 반도체 기억장치의 메모리셀에 있어서, 부하소자로써 이용하는 박막 트랜지스터의 제어전극 절연막보다 두꺼운 박막 트랜지스터.
반도체 기억장치에 이용되는 반막 트랜지스터에 있어서, 제1도전수단(29)과, 제2도전수단(11)과, 상기 제1도전수단(29)과 상기 제2도전수단(11)의 사이에 형성되는 절연수단(27)을 포함하고, 상기 제1도전수단(29)은 제어전극(G)을 포함하고, 상기 제2도전수단(11)은 제1 및 제2전극(D,S)를 포함하고, 상기 제1도전수단(29)은, 신호배선으로써 이용되는 어느 금속배선층과 동시에 형성된 금속 배선층에 의해 구성되는 박막 트랜지스터.
제19항에 있어서, 상기 절연수단(27)의 두께는 상기 반도체 기억장치의 메모리셀에 있어서, 부하소자로써 이용하는 박막 트랜지스터의 제어전극 절연막보다 두꺼운 박막 트랜지스터.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.