KR950007572B1 - Esd 보호장치 - Google Patents

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Abstract

내용 없음.

Description

ESD 보호장치
제1도는 종래의 ESD 장치의 전기적 등가회로도.
제2도는 본 발명의 ESD 장치의 전기적 등가회로도.
본 발명은 ESD(Electro-Stasic Discharge) 보호장치에 관한 것으로, 특히 패드로부터 입력되는 신호의 전송을 고려한 ESD 보호장치에 관한 것이다.
반도체 메모리칩에서는, 일반적으로, 외부에서 가해지는 정전기에 대하여 칩의 내부회로를 보호하기 위한 장치를 갖고 있다. 이러한 정전기에 의하여 외부핀으로부터의 방전현상을 방지하기 위하여 칩의 패드에 ESD 소자를 설치하여, 정전기가 핀에 가해질때 이 ESD 소자에 펀치스루우(punch-through)현상을 유기시켜 상기 정전기에 의한 고전류를 접지측으로 흘려보낸다. 정전방전현상의 메카니즘과 그 해결에 관하여는 IEEE TRANSACTION ON ELECTRON DEVICES, ＂Internal Chip ESD Phenom ena the Protection Circuit＂, pp.2133-2139, vol.35, no.12, DEC. 1989에 상세하게 설명이 되어 있다. 또한 이것에 관하여 국내출원번호 제91-1128호 패드, 전원전압 및 접지전압간의 정전방전의 대책이 고려되어 있다. 상기 출원된 발명에서는 필드산화막에 의해 분리되어 이웃하는 n+확산영역(이러한 구조의 소자를 TFD(Thick Field Device)라고 함)의 각각에 패드와 접지전압을 연결하여 패드에 정전기(또는 ESD 스트레스)가 가해졌을때, 기본적으로, 상기 n+ 확산영역간의 펀치스루우를 이용하여 정전기에 의한 전류를 접치측으로 방진시킬 수 있도록 하였다.
제1도는 상술한 종래의 장치의 기본적인 동작을 나타내는 전기적인 등가회로를 보여준다. 도시된 바와 같이, 패드(1)와 내부회로(20) 사이를 연결하는 금속라인(10)에 있어서, 금속라인(10)과 접지전압 Vss 사이에 ESD 방지용소자인 TFD와 클램퍼용의 모오스다이오드 T1이 병렬로 연결되어 있다. 상기 금속라인(10)에 TFD를 연결하는 노드(11)과 금속라인(10)에 모오스다이오드 T1을 연결하는 노드(12) 사이에는 n+확산영역을 이용한 저항 R1이 설치되어 있다. 이 저항 R1은 ESD 방지용의 고저항으로서, 칩의 내부회로(20)에 존재하는 모오스트랜지스터의 게이트산화막, 예를들면, 엔모오스트랜지스터 N1의 게이트산화막(21)이 ESD 스트레스에 의한 과전압에 의하여 손상받지 않도록 하기 위한 것이다. 패드(1)로부터 ESD 스트레스(통상적인 테스트시에는 약 3000V의 스트레스전압을 인가한다.)가 들어오면, 상기 TFD를 통하여 순간적으로 과전류가 방류되고, 저항 R1을 통하여 과전압이 감쇄되어 내부회로(20)로 인가된다. 그리하여, 상기 ESD 스트레스전압에 의한 내부회로(20)에의 영향을 억제하게 된다.
그러나, 상기와 같은 종래의 ESD 방지장치에 있어서는, 노드(12)로부터 내부회로(20) 사이에 존재하는 기생성분들, 즉, 금속라인(10)상의 기생저항 r1, 기생캐패시턴스 c1및 c2에 의한 RC 지연시간(τ1)이 입력신호전송과정에서 나타나게 된다. 이 RC지연시간 τ1의 값은
[수학식 1]
τ1=R1*c1*(R1+r1)*c2=R1(c1+c2)+r1*c2…………………………………(식1)
로 표현된다. R1,r1,c1및 c2의 값을 각각 500Ω,200Ω,2pF 및 2pF로 둔다면 τ1의 값은 2.4ns이 된다. 이러한 지연시간은 상기 저항 및 캐패시턴스들이 값이 크면 클수록 증가하며, 금속라인(10)의 길이가 길어짐에 따라 더 증가한다. 그리고, 상기 지연시간이 큰 값을 가지게 되면, 패드로부터 입력되는 신호의 전송속도가 늦어지는 문제가 있다. 즉, ESD 방지측면에서는 과도한 스트레스전압을 감쇄시킬 수 있도록 하기 위하여, R1등의 값을 크게 하는 것이 좋으나, 입력신호의 전송속도의 지나친 지연에 대하여도 그 대책이 필요하다.
따라서 본 발명이 목적은 입력신호의 전송지연을 줄이는 ESD 보호장치를 제공함에 있다.
본 발명의 다른 목적은 입력신호의 전송지연을 줄이는 ESD 보호장치를 구비한 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 외부로부터의 ESD 스트레스에 대하여 내부회로의 모오스트랜지스터의 게이트 산화막을 보호하기 위한 저항을 가지는 ESD 보호장치에 있어서 상기 저항에 의한 입력신호의 전송지연을 줄일 수 있는 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 입력패드와 내부회로를 전기적으로 연결하여 고유의 기생저항 및 기생캐패시턴스에 의한 적어도 하나의 RC 지연스테이지를 가지는 도전선로에 구비되고, 스트레스전압에 대하여 상기 내부회로를 보호하기위한 정전방전(ESD) 보호장치에 있어서, 상기 입력패드와 상기 지연스테이지 사이에서 상기 도전선로를 접지전압단으로 연결하는 펀치스루우소자와, 상기 지연스테이지와 상기 내부회로 사이에서 상기 도전선로상에 높인 저항을 구비함을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 하술되는 본 발명에 따른 ESD 장치에 있어서는 상기 제1도의 종래의 것과 비교하여 ESD 보호용저항의 위치에 유의하기 바란다.
제2도는 참조하면, 패드(110)로부터 내부회로(200) 사이에 형성된 금속라인( 100)상의 노드(101)와 접지전압 Vss 사이에 TFD가 연결되어 있고, 금속라인(100)상의 노드(102)와 접지전압 Vss 사이에는 저항 R2'과 모오스다이오드 T1이 직렬로 연결되어 있다. 상기 저항 R2'는 클램퍼용으로 사용되는 상기 모오스다이오드 T1이 ESD 스트레스전압에 의해 파괴되지 않도록 하기 위한 것이다. 상기 내부회로(200)의 일례로는 씨모오스집적회로에서 일반적으로 사용되는 인버터를 예로 들었다. 상기 노드(10 2)와 내부회로(200) 사이에는 전술한 제1도와 마찬가지로 금속라인(100)의 기생저항 r2과 기생캐패시턴스 c3및 c4가 존재한다. 그리고, 내부회로(200)의 입력단(210)에는 과전압에 의한 모오스트랜지스터의 게이트산화막을 보호하기 위한 ESD 보호용저항 R2가 연결되어 있다. 상기 저항 R2' 및 R2는 n+ 확산영역으로 이루어진 저항을 사용한다.
상기 ESD 보호용저항 R2가 기생성분 r2및 c4로 이루어지는 RC 지연스테이지와 내부회로(200)의 입력단(210) 사이에 연결됨으로써, RC 지연시간에 기여하는 저항 및 캐패시턴스 요소는 기생저항 r2과 기생캐패시턴스 c4만이 된다. 따라서, 이때의 입력신호의 RC 지연시간 τ2는
[수학식 2]
τ2=r2*c4…………………………………………………………………………(식2)
로 나타난다. r2및 c4의 값을 각각 200Ω 및 2pF으로 둔다면, 본 발명에 따른 입력신호의 RC 지연시간 τ2는 0.4ns로 됨을 알 수 있다. 이는 전술한 제1도에서의 RC 지연시간 τ1(=2.4ns)보다 2ns로 줄어든 값이 된다. 상기 본 발명의 실시예에서 사용되는 저항 R2 및 R2'의 크기는 500Ω으로 하면 되며, 이 저항값이 내부회로(200)에 존재하는 모오스트랜지스터의 게이트산화막을 과전압으로부터 보호하기 위하여 더 크게 되더라도, RC 지연시간에는 전혀 기여를 하지 못한다. 결국, 본 발명에 의하면, RC 지연시간은 입력패드(110)와 내부회로(200)를 연결하는 금속라인(100)에 물리적으로 표유하는 기생저항(이는 금속라인의 길이에 비례할 것이다.)과 기생캐패시턴스값에 의해 결정된다.
상술한 바와 같이, 본 발명은 ESD 보호용으로 사용되는 저항을 입력신호의 RC 지연에 기여하지 않도록 배치함으로써, ESD 장치를 통하여 원하지 않는 입력신호의 지연시간을 크게 줄이는 이점이 있다.

Claims (3)

  1. 입력패드와 고유의 기생저항 및 기생캐패시턴스로 구성되는 적어도 하나의 RC 지연스테이지와 ; 상기 입력패드와 상기 RC 지연 스테이지를 직접 연결하는 도전선로와 ; 상기 입력패드와 상기 지연스테이지간에 위치되며, 상기 도전선로와 접지단간에 연결된 펀치스루우소자와 ; 상기 지연스테이지와 내부회로간에 위치되며, 상기 도전선로상에 놓인 저항을 포함하는 것에 의해, 상기 입력패드에 인가되는 입력신호의 전송지연을 줄이고 상기 내부회로를 정전방전 스트레스로부터 보호함을 특징으로 하는 반도체 메모리의 정전방전 보호장치.
  2. 제1항에 있어서, 상기 저항이 상기 내부회로내에 존재하는 모오스트랜지스터의 게이트에 연결됨을 특징으로 하는 정전방전 보호장치.
  3. 제1항에 있어서, 상기 입력패드와 상기 지연스테이지 사이에서 상기 도전선로와 상기 접지전압단 사이에 직렬연결된 저항과 클램핑수단을 더 구비함을 특징으로 하는 정전방전 보호장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852317A (en) * 1995-03-31 1998-12-22 National Semiconductor Corporation Method to reduce gate oxide damage due to non-uniform plasmas in read only memory arrays
JPH11103021A (ja) * 1997-09-26 1999-04-13 Seiko Instruments Inc 保護回路および保護回路を用いた電子回路
US6002567A (en) * 1997-10-17 1999-12-14 Lsi Logic Corporation ESD protection for high voltage level input for analog application
US6725439B1 (en) 1998-01-29 2004-04-20 International Business Machines Corporation Method of automated design and checking for ESD robustness
US6069782A (en) * 1998-08-26 2000-05-30 Integrated Device Technology, Inc. ESD damage protection using a clamp circuit
US20020060343A1 (en) * 1999-03-19 2002-05-23 Robert J. Gauthier Diffusion resistor/capacitor (drc) non-aligned mosfet structure
TW445627B (en) * 1999-10-04 2001-07-11 Winbond Electronics Corp Electrostatic discharge buffer apparatus
US6400204B1 (en) * 2000-07-26 2002-06-04 Agere Systems Guardian Corp. Input stage ESD protection for an integrated circuit
US6678133B2 (en) * 2001-03-09 2004-01-13 Micron Technology, Inc. Electrostatic discharge protection with input impedance
JP3608199B2 (ja) * 2001-10-30 2005-01-05 ローム株式会社 Ｉｃ間のインターフェースシステム、及びｉｃ
KR100482370B1 (ko) * 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
EP1642370B1 (en) * 2003-06-30 2009-09-23 Nxp B.V. Protection circuit for an integrated circuit device
WO2006034658A1 (fr) * 2004-09-30 2006-04-06 Huawei Technologies Co., Ltd. Procede et systeme de realisation de communication
US7453676B2 (en) * 2005-11-16 2008-11-18 Huh Yoon J RC-triggered ESD power clamp circuit and method for providing ESD protection
US7760477B1 (en) * 2006-10-06 2010-07-20 Altera Corporation CDM performance of high speed CLK inputs
US7978448B2 (en) * 2007-08-20 2011-07-12 Microchip Technology Incorporated Hybrid circuit for circuit protection and switching

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1209271A (en) * 1967-02-27 1970-10-21 Hitachi Ltd Improvements in semiconductor devices
JPS57152160A (en) * 1981-03-13 1982-09-20 Mitsubishi Electric Corp Protective circuit for input
DE3378807D1 (en) * 1982-10-20 1989-02-02 Philips Nv Integrated circuit comprising an input protection device
US4745450A (en) * 1984-03-02 1988-05-17 Zilog, Inc. Integrated circuit high voltage protection
JPH0691196B2 (ja) * 1984-07-25 1994-11-14 株式会社日立製作所 半導体装置
JPS6271275A (ja) * 1985-09-25 1987-04-01 Toshiba Corp 半導体集積回路
JPH0616558B2 (ja) * 1987-01-28 1994-03-02 三菱電機株式会社 半導体装置の入力保護装置
JPH0695545B2 (ja) * 1988-01-07 1994-11-24 株式会社東芝 半導体集積回路
JPH02294075A (ja) * 1989-05-08 1990-12-05 Matsushita Electron Corp 半導体保護装置
JP2626229B2 (ja) * 1989-10-12 1997-07-02 日本電気株式会社 半導体入力保護装置

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Publication number Publication date
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US5430602A (en) 1995-07-04
JPH05299574A (ja) 1993-11-12
KR930020660A (ko) 1993-10-20
EP0564076A1 (en) 1993-10-06

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