KR100261256B1 - 집적회로 보호용 회로구성 - Google Patents

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Abstract

집적회로 특히 CMOS 회로 보호회로 구성은, 공급 포텐셜 단말들과, 그 공급 포텐셜 단말의 각각에 연결되어있는 공급 포텐셜 라인들을 포함한다. 방전소자는 국부회로 단말 및 공급 포텐셜 라인중 하나 사이에, 또는 공급 포텐셜 단말들 사이에 각각 연결된다. 추가의 국부방전소자는 공급 포텐셜 라인들 사이에 연결되고, 그 각각은 국부회로 단말중 각각의 옆에 배치된다.

Description

집적회로 보호용 회로구성
제1도는 본 발명에 따른 기본적인 회로의 개략도이고,
제2도는 본 발명에 따른 반도체 칩의 회로단말부의 부분적인 개략 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
VCC, VSS : 단말 L1 : VCC 공급 포텐셜 라인
L2 : VSS 공급 포텐셜 라인 D : 다이오드
I : 변환기 V : 증폭기
C1∼C4 : 커패시터 RL1, RL2 : 저항
SD : 보호다이오드
본 발명은 집적회로 보호용 회로구성에 관한 것으로서, 특히 방전소자가 하나의 회로단말 및 공급 포텐셜 라인 사이에 또는 공급 포텐셜 단말들 사이에 연결되는 CMOS 회로 보호용 회로 구성에 관한 것이다.
예를들면, 그러한 회로구성은 미국특허 제 4,829,350 호에 공지되어 있다. 그러한 회로의 기본적인 부분으로는, 종래의 모스(MOS) 구성부분, 특히 CMOS 구성부분은, 인간 및 기계의 정전기 방전(ESD) 때문에 제조 및 사용면에서 높은 오동작 비율을 가지게 된다. 그러한 회로는 과다 전압으로부터 입력 트랜지스터의 약한 게이트 산화막을 보호한다. 성분 보호없이, 20V 이하의 전압은 구성 성분을 파괴하게되며, 수천볼트의 전압에서 구성성분이 분리 보호될 필요가 있다.
ESD 호환성 문제는, 트랜지스터의 게이트 산화막의 두께가 점점 더 감소함으로 인하여 그리고 집적의 정도가 더 증가함으로 인하여, 더욱 심해진다.
상술된 미국특허 제 4,829,350 호에 따른 회로 또는 다이나믹 메로리용 ESD 보호회로는 ESD 경우에 대해 비교적 파괴되기 쉽다. 다이나믹 메모리에서, 두꺼운 산화막 또는 필드산화막 트랜지스터는 전형적으로 회로단말로부터 음의 공급 전압 포텐셜을 향하여 연결되어있다. 회로단말(패드)은 또는 저항 및 얇은 산화막 트랜지스터를 통하여 음의 공급 전압 포텐셜에 연결되어 있다. 양으로 정전기 부하될때, 두꺼운 산화막 트랜지스터는 기생 바이폴라 트랜지스터로서 작용하며 애벌랜취 브레이크 다운에서 동작되고, 음의 공급 전압 포텐셜을 향하여 과다 전압을 소비한다. 양의 공급 전압 포텐셜을 가지는 회로 단말의 직류 연결에 대한 어떤 조항도 만들어져 있지않다. 공지된 종류의 회로를 예를 들면 공개 유럽출원 제 0 441 125 A2 호 또는 미국특허 제 4,068,918 호와 비교하면 ESD 민감도가, 있다하더라도 비교적 거의 나타나지 않는다.
따라서 본 발명의 목적은 집적회로 보호용 회로구성을 제공하고자 하는 것이며, 또한 이 일반적 형태의 공지된 장치에 대한 상기 언급된 문제를 해결하고자 하는 것이며, 그리고 ESD 경우로부터 현대 반도체 칩을 효과적으로 보호하는 추가의 기능을 제공하고자 하는 것이다.
본 발명의 전술한 목적 및 또다른 목적을 달성하기 위하여 본 발명에서는, 공급 포텐셜 단말들과 ; 각 공급 포텐셜 단말에 연결된 각 공급 포텐셜 라인과 ; 국부 회로 단말과 ; 국부회로 단말중의 하나와 공급 포텐셜 라인중의 하나 사이에 그리고 공급 포텐셜 단말 사이에 연결된 각 방전소자와 ; 그리고 공급 포텐셜 라인들 사이에 연결되고 각 국부 회로 단말의 옆에 각각 배치된 추가의 방전소자들을 포함하는 집적회로 특히 CMOS 회로 보호용의 회로 구성을 제공하고자 한다.
본 발명은 칩 치수가 증가하는 현대 메모리 추세에서, 무엇보다도 긴 공급 포텐셜 라인은 ESD 경우에 효과가 있다는 인식에 기초를 두고 있다. 유한도체 트랙폭에 기초를 두고 있는 선 저항은 한정적이다. 기생 커패시터와 연결함에 있어서, ESD 경우시 피크 전류를 가지는 이 저항은 결과적으로 소스 또는 드레인 콘택에서 내부 칩 오동작을 유발시키는 국부 과다 전압을 발생시킨다. 본 발명에서, 공급 전압라인들 사이에 추가의 방전소자를 제공함으로써 안전하고 저가로 보호를 할 수 있게 된다.
본 발명의 또다른 구성에 의하면, 추가의 국부 방전 소자들은 다이오드이다. 본 발명의 추가의 구성으로서, 추가의 국부 방전소자는 p 채널 트랜지스터와 동일한 형태로 구성된다.
본 발명의 특성으로서 침작되는 다른 구성들은 수반하는 청구의 범위에 설정된다.
본 발명이, 집적회로 보호용 회로 구성내에서 구체화되는 것으로서 여기에 기술된다 할지라도, 다양한 변형 및 구조변화가 본 발명의 사상에 어긋남없이 그리고 본 발명의 청구의 범위내에서 만들어질 수 있기 때문에, 명세서상에 기술된 상세한 내용에 한정되어서는 안된다.
추가의 목적 및 효과를 가지는 본 발명의 구성 및 동작에 관하여 도면을 참조로하여 이하에 설명하겠다 :
본 발명의 실시예는 종속항에서 인용된다.
제1도는 단말 VCC 및 VSS 에 의하여 전압이 공급되는 반도체 칩을 도시한다. 단말 VCC 및 VSS 는 VCC 공급 포텐셜 라인(L1) 및 VSS 공급 포텐셜 라인(L2)에 각각 연결되어 있으며, 그 사이에는 다이오드(D)가 연결되어 있다. 이 단말에 가해진 공급 포텐셜은 전형적으로 회로의 외주에 위치하며 전체 칩을 둘러싸고 있다. 국부 연결 단말 또는 패드(P)는 칩의 긴 측 및/또는 단부 측을 따라 분포된다. 상기 공급 라인 및 패드는 연결 또는 본딩 와이어를 사용하여 하우징 단말에 연결된다. 정전기 방전에 대한 보호용 보호회로(PC)는, 예를들면 연결패드(P) 및 VSS 라인(L2) 사이에 위치 한다. ESD 경우시, 보호회로(PC)는 공급라인을 통하여 기준 포텐셜에, 이 VSS 경우에 저저항으로 전하를 소비하게 된다. 입력버퍼(IB)는 보호회로(PC)의 하류에 연결되어 있다. 변환기(I) 및 증폭기(V)는 동작 회로의 소자로서 도시된다. 변환기(I) 및 증폭기(V) 양자는 공급 포텐셜 라인(L1 및 L2)에 의하여 공급된다. 변환기의 입력은 내부 버스(B)에 연결된다. 변환기(I)는 P채널 트랜지스터 및 n 채널 트랜지스터를 가진다. n 채널 트랜지스터의 소스 단말은 노드(K)에 연결되어있고, 그것은 VSS 용 공급 포텐셜 라인(L2)에 연결되어 있다. 커패시터(C1∼C4)는 기생 커패시터들이다. VCC 및 VSS 용 공급 포텐셜 라인의 선저항은 저항 RL1 및 RL2 에 의해 각각 표시된다. 연결 패드(P)에서 양의 전압을 가지는 ESD 경우시 ESD 전하는 보호회로(PC)를 통하여 VSS 로 방산하게 된다. n 채널 트랜지스터의 게이트는 기생 커패시터(C2)에 의하여 영의 포텐셜로 클램프되며, 그리하여 그 트랜지스터는 막히게 된다. 마찬가지로 기생커패시터(C3,C4)에 의하여 영의 포텐셜로 클램프되는 라인(L1)은 큰 하전 싱크를 나타내고 부유하게 된다. 도전성 연결이 음의 공급 포텐셜 VSS 용으로 라인 L1 및 라인 L2 사이에 존재하기 때문에, 라인 L1은 ESD 경우에 초기에 영의 포텐셜에 남아 있게된다. 분포된 도체 트랙저항(RL2)으로 인하여, VSS 라인(L2)를 따른 전류의 흐름은 연결패드의 영역중 가장 높은 부분에서 전합 강하를 발생시키게 되는데, 그 이유는 전체 도체 트랙 저항이 거기에서 가장 높기 때문이다. 만약 n 채널 트랜지스터에서 VSS 포텐셜이 소스영역에서 브레이크다운 또는 펀치전압을 초과하게 된다면, 전류는 노드(K)내에서 흐르게 된다. 이 전류는 근접한 웰 또는 터브 연결부로 흐르거나 또는 소스를 통하여 n 채널 트랜지스터의 드레인으로 흐른다. 그리고 이 전류는 p 채널 트랜지스터를 통하여 VCC 라인(L1)으로 계속 된다. n 채널 트랜지스터의 소스영역을 통한 전류는 매우 높아서 단락된 콘택홀로 인하여 상기의 오동작이 발생하게 된다.
미국특허 제 4,066,918 호에서 처럼 연결패드 및 각 공급 포텐셜 라인 사이에 다이오드를 가지는 보호회로에서, 기술된 국부 과다 전압의 문제는 발생하지 않는데, 그것은 적용한 보상 다이오드가 부하되지않은 공급 포텐셜 라인을 충전시키지 않기 때문이다. 만약 ESD 전압이 양이라면, VSS 라인을 향하여 위치하고 있는 다이오드는 막히게 된다. VSS 라인으로 유도된 다이오드는 도체 상태 방향으로 연결되고 라인의 기생 커패시터를 충전시키게 된다. ESD 전압이 VSS 라인을 향하여 있는 다이오드의 펀치 전압을 초과하자마자, 그 전하는 그 다이오드를 통하여 VSS 로 방산되게 된다. 방해받지않는 포텐셜 동일화는 그런 경우 각각의 보상 방전 소자를 사용함으로써 발생하게 된다.
본 발명의 시작점이 되는 ESD 회로의 경우, 이론상 공급 포텐셜 라인들 (L1 및 L2)의 폭을 넓히는 것이 더욱 정확히 보호할 수 있다는 것을 실험에서 보여준다. 그러나, 공급 트랙라인들의 폭을 넓히는 것이 점차 확장되게 되어서 그 공급 포텐셜 라인들이 칩 표면상에서 상당한 공간 비를 청구하게 된다는 메모리 칩상에서의 다음 문제가 발생하게 된다.
그렇기 때문에, 본 발명에서는, 보호 다이오드(SD) 형태의 추가의 국부 방전 소자가 각 국부 회로 단말 또는 패드(P)용으로 제공되는 것이 제안된다. 그 보호 다이오드는 VCC 라인(L1)으로부터 VSS 라인(L2)로의 차폐 방향으로 연결된다. 다이오드는 고전류 밀도용으로 구성된다. 보호회로(PC)가 동작하게 되는 ESD 경우에, 회로패드(P)에서의 보호 다이오드(SD0)는 그의 전도상태 전압이 초과되자마자 전도하게 된다. 라인들(L2 및 L1) 사이의 순간 포텐셜 균등화가 그 결과 발생하게 되고, 그리하여 도체 트랙 저항들과의 결합시 긴 시간상수를 만드는 기생 커패시터가 중화되게 된다.
변형된 칩구성에 따르면, 공급 포텐셜 라인은 칩의 주변을 따라 더이상 전처럼 그것을 포위하도록 신장하지 많고, 대신에 칩의 중간부에 장착된다. 이것은 패드가 칩의 중간에 위치하고 있다는 것을 의미한다. 패드를 유도하는 연결와이어를 가능한한 짧게 유지하기 위하여, 하우징 단말이 실리콘 상부에 걸쳐 패드로 형성되도록 한다.
제2도는 본 발명에 따라 집적된 보호다이오드를 포함하는 반도체 칩을 통한 단면도를 도시하고 있다. n 도전형 웰 또는 터브(2 및 3)는 P 도전형의 기판(1)내에 제공된다는 것을 알 수 있다. 또한 n+및 p+영역이 웰 또는 터브(2, 3) 및 기판(1)내에 제공된다는 것을 알 수 있다면, 그것은 여러가지 라인들을 연결시키는 역할을 한다. 도시된 변환기의 게이트(또 및 포텐셜 라인(L1)은 각각 기생 커패시터(C6 및 C5)을 통하여 기준 포텐셜에 연결된다. 게이트를 또한 n 채널 또는 p 채널 트랜지스터의 게이트 단말에 연결된다. 출력단말(0)은 트랜지스터의 각 드레인 단말에 연결된다. 본 발명에 따른 단말 VSS 에 연결된 p+영역은 웰 또는 터브(2)에 제공된다. 이 단말은 n 채널 트랜지스터의 소스에 연결된다. 공급 포텐셜 라인(L1)에 연결된 두 n+영역은 웰 또는 터브(2)에서 단면도로 도시된다. 이렇게하여, 제1도에 따른 보호 다이오드(SD)는 웰 또는 터브(2)의 p+영역 및 n+영역 사이에 제공된다. 본 발명의 실시예로 달성된 효과는, ESD 경우시 VCC 포텐셜은 보호 다이오드(SD) 때문에 한 다이오드 전압의 거리만큼 공급 포텐셜 단말(VSS)의 포텐셜 다음에 온다. 보호 다이오드(SD) 없이, 공급 포텐셜 라인(L1)은 분포된 기생 커패시터(C5) 때문에 거대한 웰 또는 터브 전하싱크를 형성하게 되고 그것은 포텐셜(VCC)이 도체 트랙 저항으로 인하여 약간 지연된후 포텐셜(VSS) 다음에 오도록 허여하지 않는다.
본 발명에 따라 제공되고 각 연결패드(P)에 배치된 큰 영역의 보호 다이오드(SD)는 p 채널 트랜지스터중의 하나와 동일한 기술 형태이다. 그리고 VSS 및 VCC 사이의 포텐셜 차는 한 다이오드 전압보다 더 크지 않을 것이며, 순간 포텐셜 균등화가 실행될 것이라는 것이 확실하다.

Claims (4)

  1. 공급 포텐셜 단말들과 ; 각 공급 포텐셜 단말에 연결된 각 공급 포텐셜 라인과 ; 국부회로 단말과 ; 국부회로 단말중의 하나와 고급 포텐셜 라인중의 하나 사이에 연결된 각 방전소자와 ; 그리고 공급 포텐셜 라인들 사이에 연결되고, 상기 각 국부회로 단말중 하나의 옆에 각각 배치된 추가의 국부 방전 소자들을 ; 포함함을 특징으로 하는 집적회로 보호용 회로구성.
  2. 제1항에 있어서, 상기 추가의 국부방전 소자는 다이오드임을 특징으로 하는 집적회로 보호용 회로구성.
  3. 제1항에 있어서, 상기 추가의 국부방전 소자는 p 채널 트랜지스터와 동일한 기술형으로 구성됨을 특징으로 하는 집적회로 보호용 회로구성.
  4. 제2항에 있어서, 상기 추가의 국부방전 소자는 p 채널 트랜지스터와 동일한 기술형으로 구성됨을 특징으로 하는 집적회로 보호용 회로구성.
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