JP2007266929A

JP2007266929A - オープンドレイン出力回路

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Publication number: JP2007266929A
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Inventors: Yuji Miyazaki; 裕至宮崎
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Abstract

【課題】Ｉ^２Ｃバスインターフェース規格に対応した出力信号の立ち下がり特性及び立ち上がり特性を備えながら、入力信号の遷移に対する遅延を揃えた出力信号を出力可能とするＩ^２Ｃバスインターフェースに使用して好適なオープンドレイン出力回路を提供する。
【解決手段】入力信号ＩＮの遷移に基づいて、出力ノードＮ１の電位を急峻に立ち下げる第一の動作と、緩やかに立ち上げる第二の動作とを行う入力部４と、出力ノードＮ１がゲートに接続されて、入力部４の第一の動作に基づいてオフ動作し、第二の動作に基づいてオン動作して出力電流を緩やかに増大させるとともに、ドレインが出力端子に接続されるオープンドレイン構成の出力トランジスタＴr3を備えたオープンドレイン出力回路で、入力部４には、入力信号ＩＮの遷移から出力トランジスタＴr3が動作するまでの遅延時間の差を縮小する遅延時間調整回路Ｒ３，Ｔr4を備えた。
【選択図】図１

Description

この発明は、オープンドレイン出力回路に関するものである。
Ｉ^２Ｃバスインターフェースでは、制御マクロ部とＩ／Ｏ回路とで構成され、そのＩ／Ｏ回路にオープンドレイン出力回路が使用される。このＩ^２Ｃバスインターフェースでは、出力信号の遅延特性に所定の規格がある。そして、オープンドレイン出力回路の出力特性をこの規格に合致させて、安定したＩ^２Ｃバスインターフェースを構成することが必要となっている。

図９は、Ｉ^２Ｃバスインターフェースの一例を示す。Ｉ^２Ｃバスインターフェースは、制御マクロ１とＩ／Ｏ回路２ａ，２ｂとで構成され、制御マクロ１から出力されるDATA（SDA）と、CLOCK（SCL）とに基づいてDATAの送信動作が行われる。

図１０は、Ｉ／Ｏ回路２ａ，２ｂの入出力信号遷移の一例を示す。Ｉ／Ｏ回路２ａ，２ｂに入力信号DATA IN及び同CLOCK INが入力されると、Ｉ／Ｏ回路２ａ，２ｂから所定の遅延特性に基づく出力信号DATA OUT，CLOCK OUTが出力される。Ｉ／Ｏ回路２ａ，２ｂの入力信号DATA IN，CLOCK INは逆相の例であり、出力信号DATA OUT，CLOCK OUTも逆相である。

そして、入力信号DATA IN，CLOCK INは同期信号として入力され、出力信号DATA OUT，CLOCK OUTはＩ^２Ｃバスインターフェースの規格に基づくＩ／Ｏ回路２ａ，２ｂの遅延特性より、出力信号CLOCK OUTがＬレベルに立ち下がった後に、出力信号DATA OUTがＨレベルに立ち上がるように設定されている。

また、出力信号CLOCK OUTの立ち下がり特性及び出力信号DATA OUTの立ち上がり特性も、所定の傾きが設定されている。
図１２は、上記のようなＩ／Ｏ回路２ａ，２ｂの出力回路として使用されるオープンドレイン出力回路の一例を示す。入力信号ＩＮはバッファ回路３を介してインバータ回路４を構成するトランジスタＴr1，Ｔr2のゲートに入力される。トランジスタＴr1のソースは抵抗Ｒ１を介して電源Ｖccに接続され、トランジスタＴr2のソースはグランドＧＮＤに接続される。

前記インバータ回路４の出力ノードであるノードＮ１は、ＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴr3のゲートに接続され、その出力トランジスタＴr3のドレインは出力端子Ｔｏに接続され、ソースはグランドＧＮＤに接続される。また、出力トランジスタＴr3のドレイン・ゲート間には容量Ｃ１が接続される。

出力端子Ｔｏはバスに接続され、そのバスには電源Ｖccとの間に終端抵抗Ｒ２が接続され、グランドＧＮＤとの間にバス容量Ｃ２（実装基盤における配線容量や他のＬＳＩの入力容量等の総和）が接続された状態となる。

このようなオープンドレイン出力回路では、図１３に示すように、入力信号ＩＮがＬレベルからＨレベルに立ち上がると、ノードＮ１はＨレベルからＬレベルに立ち下がる（第一の動作）。すると、出力トランジスタＴr3はオフされて出力端子Ｔｏはハイインピーダンス状態となるので、出力端子Ｔｏから出力される出力信号Ｖoutは終端抵抗Ｒ２とバス容量Ｃ２による時定数に基づいて、ＬレベルからＨレベルに緩やかに立ち上がる。

次いで、入力信号ＩＮがＨレベルからＬレベルに立ち下がると、ノードＮ１はＬレベルからＨレベルに緩やかに立ち上がる（第二の動作）。これは、抵抗Ｒ１によりトランジスタＴr1のドレイン電流が絞られている事に起因する。

次いで、ノードＮ１の電位が出力トランジスタＴr3のしきい値に達すると、出力トランジスタＴr3がオンされて、ノードＮ１の電位の上昇にともなって出力トランジスタＴr3のドレイン電流が徐々に増大し、出力信号Ｖoutが緩やかに下降する。この出力信号Ｖoutの傾きは、抵抗Ｒ１の抵抗値と容量Ｃ１の容量値の調整によりＩ^２Ｃバスインターフェースの規格に納まるように設定されている。

特許文献１には、出力信号の立ち上がり及び立ち下がりを緩やかにするスルーレート機能を備えながら、入力信号に対する出力信号の遅延時間を短縮するスルーレート出力回路が開示されている。

特許文献２には、出力信号の立ち下がりの傾きを調整可能としたオープンドレイン出力回路が開示されている。
特許文献３には、出力信号の立ち下がり及び立ち上がりの傾きを調整可能としたオープンドレイン出力回路が開示されている。

特許文献４には、オープンドレイン出力回路の消費電力を低減する構成が開示されている。
特開平１１−３４６１４７号公報特開平７−３０３９９号公報特開平１１−２７４９０９号公報特開２００４−２６６４９４号公報

上記のようなオープンドレイン出力回路では、出力信号Ｖoutの立ち下がりの傾きを十分に確保すると、入力信号ＩＮの立ち下がりから出力トランジスタＴr3の立ち下がり開始までの遅延時間ｔ１が増大する。

一方、出力信号Ｖoutの立ち上がり特性の調整手段は備えていないので、入力信号ＩＮがＨレベルに立ち上がると、出力信号Ｖoutは直ちに立ち上がり始め、入力信号ＩＮの立ち上がりから出力信号Ｖoutの立ち上がり開始までの遅延時間ｔ２は小さくなる。

すると、入力信号ＩＮのＨレベル及びＬレベルの時間幅が同一であっても、出力信号ＶoutのＨレベルの時間幅がＬレベルの時間幅より長くなってしまう。
従って、このようなオープンドレイン出力回路を図９に示すＩ／Ｏ回路２ａ，２ｂに使用すると、図１１に示すように、入力信号DATA INと同CLOCK INが同期して入力された場合、出力信号CLOCK OUTがＬレベルに立ち下がる前に、出力信号DATA OUTがＨレベルに立ち上がってしまう。この結果、バスエラーを発生させるという問題点がある。

この発明の目的は、Ｉ^２Ｃバスインターフェース規格に対応した出力信号の立ち下がり特性及び立ち上がり特性を備えながら、入力信号の遷移に対する遅延を揃えた出力信号を出力可能とするＩ^２Ｃバスインターフェースに使用して好適なオープンドレイン出力回路を提供することにある。

上記目的は、入力信号の遷移に基づいて、出力ノードの電位を急峻に立ち下げる第一の動作と、緩やかに立ち上げる第二の動作とを行う入力部と、前記出力ノードがゲートに接続されて、入力部の第一の動作に基づいてオフ動作し、第二の動作に基づいてオン動作して出力電流を緩やかに増大させるとともに、ドレインが出力端子に接続されるオープンドレイン構成の出力トランジスタとを備えたオープンドレイン出力回路で、前記入力部には、前記入力信号の遷移から前記出力トランジスタが動作するまでの遅延時間の差を縮小する遅延時間調整回路を備えたオープンドレイン出力回路により達成される。

また、上記目的は、前記入力部の第二の動作時に、前記出力トランジスタがオン動作する遅延時間を短縮する第一の遅延時間調整回路と、前記入力部の第一の動作時に、前記出力トランジスタがオフ動作する遅延時間を伸張する第二の遅延時間調整回路とを備えたオープンドレイン出力回路により達成される。

本発明によれば、Ｉ^２Ｃバスインターフェース規格に対応した出力信号の立ち下がり特性及び立ち上がり特性を備えながら、入力信号の遷移に対する遅延を揃えた出力信号を出力可能とするＩ^２Ｃバスインターフェースに使用して好適なオープンドレイン出力回路を提供することができる。

（第一の実施の形態）
図１は、この発明を具体化した第一の実施の形態を示す。この実施の形態は、図１２に示す従来例に対し、抵抗Ｒ３及びトランジスタＴr4を第一の遅延時間調整回路として付加したものであり、その他の構成は前記従来例と同様である。前記従来例と同一構成部分は、同一符号を付して説明する。

前記トランジスタＴr4はＰチャネルＭＯＳトランジスタで構成され、そのソースが抵抗Ｒ３を介して電源Ｖccに接続され、ドレインは入力部としての第一のインバータ回路４を構成するトランジスタＴr1のソースに接続される。前記抵抗Ｒ３の抵抗値は、抵抗Ｒ１の抵抗値より十分小さく設定され、例えば抵抗Ｒ１が３００ｋΩ、抵抗Ｒ３が１００ｋΩである。従って、トランジスタＴr4にはトランジスタＴr1より大きなドレイン電流が流れるようになっている。

前記出力端子Ｔｏには入力バッファ回路５の入力端子が接続され、その入力バッファ回路５の出力端子は前記制御マクロ１に接続される。そして、バスから入力バッファ回路５を介して制御マクロ１に信号が入力される。

このように構成されたオープンドレイン出力回路の動作を図２に従って説明する。入力信号ＩＮがＬレベルからＨレベルに立ち上がると、ノードＮ１はＨレベルからＬレベルに立ち下がる。すると、出力トランジスタＴr3はオフされて出力端子Ｔｏはハイインピーダンス状態となるので、出力端子Ｔｏから出力される出力信号Ｖoutは終端抵抗Ｒ２とバス容量Ｃ２による時定数に基づいて、ＬレベルからＨレベルに緩やかに立ち上がる。

このとき、トランジスタＴr4がオンされるが、インバータ回路４のトランジスタＴr1がオフされているので、ノードＮ１はＬレベルに維持される。
次いで、入力信号ＩＮがＨレベルからＬレベルに立ち下がり、トランジスタＴr1がオンされると、トランジスタＴr4のドレイン電流がトランジスタＴr1に供給され、ノードＮ１の電位がやや急峻に立ち上がる。

次いで、ノードＮ１の上昇により出力トランジスタＴr3がオンされて、出力信号ＶoutがＨレベルからＬレベルに緩やかに立ち下がる。また、出力トランジスタＴr3がオンされるタイミングとほぼ一致してトランジスタＴr4がオフされる。

従って、トランジスタＴr4がオフされた後は、ノードＮ１はトランジスタＴr1のドレイン電流に基づいて緩やかに立ち上がり、出力トランジスタＴr3のドレイン電流（出力電流）が増大して、出力信号ＶoutがＨレベルからＬレベルに緩やかに立ち下がる。

上記のように構成されたオープンドレイン出力回路では、次に示す作用効果を得ることができる。
（１）入力信号ＩＮがＨレベルからＬレベルに立ち下がるとき、抵抗Ｒ３及びトランジスタＴr4（第一の電流供給回路）の動作により、ノードＮ１の立ち上がり開始時にその傾きを急峻として、出力トランジスタＴr3がオンするまでの遅延時間ｔ３を短縮することができる。従って、図２に点線で示す前記従来例に対し出力信号ＶoutのＨレベルの時間幅を短縮することができる。
（２）出力信号ＶoutのＨレベルの時間幅を短縮して、Ｈレベルの時間幅とＬレベルの時間幅との差を縮小することができる。
（３）出力トランジスタＴr3のオンされた後は、トランジスタＴr4をオフさせることができるので、ノードＮ１が緩やかに立ち上がる状態に復帰させることができる。従って、出力信号Ｖoutの立ち下がりの傾きを、Ｉ^２Ｃバスインターフェースの規格に納まるように維持することができる。
（４）抵抗Ｒ３とトランジスタＴr4を追加するのみの簡単な構成で、出力信号ＶoutのＨレベルの時間幅とＬレベルの時間幅との差を小さくすることができる。
（第二の実施の形態）
図３及び図４は、第二の実施の形態を示す。この実施の形態は、前記従来例に対し、出力信号Ｖoutの立ち上がりを遅延させる第二の遅延時間調整回路を付加して、出力信号ＶoutのＨレベルの時間幅とＬレベルの時間幅との差を縮小するようにしたものである。前記従来例と同一構成部分は同一符号を付して説明する。

入力信号ＩＮはインバータ回路６を介して第二のインバータ回路７を構成するトランジスタＴr5，Ｔr6のゲートに入力される。トランジスタＴr5のソースは抵抗Ｒ４を介し電源Ｖccに接続され、トランジスタＴr6のソースはグランドＧＮＤに接続される。

インバータ回路７の出力ノードであるノードＮ２は、グランドＧＮＤとの間に容量Ｃ３が介在されるとともに、第三のインバータ回路８を構成するトランジスタＴr7，Ｔr8のゲートに接続される。抵抗Ｒ４の抵抗値は、抵抗Ｒ１の抵抗値とほぼ同等の高抵抗値に設定され、容量Ｃ３の容量値は容量Ｃ１と同等である。

前記トランジスタＴr7のソースは電源Ｖccに接続され、トランジスタＴr8のソースはグランドＧＮＤに接続される。
前記インバータ回路８の出力ノードであるノードＮ３は、第四のインバータ回路９を介して前記トランジスタＴr1，Ｔr2のゲートに接続される。その他の構成は、前記従来例と同様である。

このように構成されたオープンドレイン出力回路の動作を図４に従って説明する。入力信号ＩＮがＬレベルからＨレベルに立ち上がると、トランジスタＴr5，Ｔr6のゲートにはＬレベルの信号が入力される。

すると、トランジスタＴr5のドレイン電流は抵抗Ｒ４で絞られ、そのドレイン電流で容量Ｃ３が充電されるので、ノードＮ２の電位は緩やかに上昇する。すると、入力信号ＩＮの立ち上がりから、遅延時間ｔ４後にインバータ回路８の動作によりノードＮ３がＬレベルに立ち下がる。従って、抵抗Ｒ３と容量Ｃ３により、ノードＮ２の立ち上がりを鈍らせる時定数回路が構成される。

ノードＮ３がＬレベルに立ち下がるとインバータ回路９の出力信号はＨレベルとなり、ノードＮ１がＬレベルとなる。すると、出力トランジスタＴr3がオフされて、出力端子Ｔｏはハイインピーダンスとなり、出力信号Ｖoutは終端抵抗Ｒ２とバス容量Ｃ２による時定数に基づいて、ＬレベルからＨレベルに緩やかに立ち上がる。

従って、出力信号Ｖoutは入力信号ＩＮの立ち上がりから遅延時間ｔ４後に立ち上がりを開始する。
また、入力信号ＩＮがＨレベルからＬレベルに立ち下がると、インバータ回路６の出力信号はＨレベルとなって、トランジスタＴr6がオンされ、そのドレイン電流により容量Ｃ３が放電されてノードＮ２がＬレベルとなる。

すると、ノードＮ３はＨレベルとなり、インバータ回路９の出力信号がＬレベルとなり、トランジスタＴr1の絞られたドレイン電流によりノードＮ１が緩やかに立ち上がる。
次いで、ノードＮ１の立ち上がりの開始から遅延時間ｔ５後に、ノードＮ１の電位が出力トランジスタＴr3のしきい値に達すると、出力トランジスタＴr3がオンされて、ノードＮ１の電位の上昇にともなって出力トランジスタＴr3のドレイン電流が徐々に増大し、出力信号Ｖoutが緩やかに下降する。このような動作において、遅延時間ｔ４と同ｔ５はほぼ同一の時間となるように、前記時定数回路が設定される。

上記のように構成されたオープンドレイン出力回路では、次に示す作用効果を得ることができる。
（１）入力信号ＩＮの立ち上がりから出力信号Ｖoutの立ち上がり開始までの遅延時間ｔ４と、入力信号ＩＮの立ち下がりから出力信号Ｖoutの立ち下がり開始までの遅延時間ｔ５とを同一時間とすることができる。従って、入力信号ＩＮのＨレベルとＬレベルの時間幅を同一とすれば、出力信号ＶoutのＨレベルの時間幅とＬレベルの時間幅とを同等とすることができる。
（第三の実施の形態）
図５及び図６は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態と第二の実施の形態の構成を併せ持ち、さらに抵抗Ｒ５とトランジスタＴr9を備えたものである。

前記トランジスタＴr9は、ＰチャネルＭＯＳトランジスタで構成され、そのソースは抵抗Ｒ５を介して電源Ｖccに接続され、ドレインは前記トランジスタＴr5のソースに接続される。前記抵抗Ｒ５の抵抗値は、前記抵抗Ｒ４の抵抗値より十分に小さな値に設定されている。

このように構成されたオープンドレイン出力回路の動作を図６に従って説明する。入力信号ＩＮがＬレベルからＨレベルに立ち上がると、トランジスタＴr5，Ｔr6のゲートにはＬレベルの信号が入力される。

すると、トランジスタＴr5がオンされるとともに、それまでノードＮ２がＬレベルであるため、トランジスタＴr9がオンされる。そして、トランジスタＴr9からトランジスタＴr5に供給される電流により容量Ｃ３が充電され、ノードＮ２の電位はやや急峻に上昇する。

次いで、ノードＮ２の電位の上昇により、やがてトランジスタＴr9はオフされ、トランジスタＴr5の絞られたドレイン電流でのみ容量Ｃ３が充電され、ノードＮ２の電位は緩やかに上昇する。

一方、ノードＮ２の電位の上昇に基づいて、入力信号ＩＮの立ち上がりから、遅延時間ｔ６後にインバータ回路８の動作によりノードＮ３がＬレベルに立ち下がる。
ノードＮ３がＬレベルに立ち下がるとインバータ回路９の出力信号はＨレベルとなり、ノードＮ１がＬレベルとなる。すると、出力トランジスタＴr3はオフされて出力端子Ｔｏはハイインピーダンス状態となるので、出力端子Ｔｏから出力される出力信号Ｖoutは終端抵抗Ｒ２とバス容量Ｃ２による時定数に基づいて、ＬレベルからＨレベルに緩やかに立ち上がる。

このとき、トランジスタＴr4がオンされるが、インバータ回路４のトランジスタＴr1がオフされているので、ノードＮ１にトランジスタＴr4のドレイン電流が供給されることはない。

従って、入力信号ＩＮの立ち上がりから遅延時間ｔ６後に、出力信号Ｖoutの立ち上がりが開始される。
一方、入力信号ＩＮがＨレベルからＬレベルに立ち下がると、インバータ回路６の出力信号はＨレベルとなって、トランジスタＴr6がオンされ、そのドレイン電流により容量Ｃ３が放電されてノードＮ２がＬレベルとなる。このとき、トランジスタＴr9がオンされるが、インバータ回路７のトランジスタＴr5がオフされているので、ノードＮ２にトランジスタＴr9のドレイン電流が供給されることはない。

ノードＮ２がＬレベルとなると、ノードＮ３はＨレベルとなり、インバータ回路９の出力信号がＬレベルとなる。すると、トランジスタＴr1がオンされ、トランジスタＴr4のドレイン電流がトランジスタＴr1を介してノードＮ１に供給されて、ノードＮ１がやや急峻に立ち上がる。

そして、ノードＮ１の立ち上がりの開始から遅延時間ｔ７後に、ノードＮ１の電位が出力トランジスタＴr3のしきい値に達すると、出力トランジスタＴr3がオンされて、ノードＮ１の電位の上昇にともなって出力トランジスタＴr3のドレイン電流が徐々に増大し、出力信号Ｖoutが緩やかに下降する。このような動作において、遅延時間ｔ６と同ｔ７はほぼ同一の時間である。

また、出力トランジスタＴr3がオンされるタイミングとほぼ一致してトランジスタＴr4がオフされる。従って、トランジスタＴr4がオフされた後は、ノードＮ１はトランジスタＴr1のドレイン電流に基づいて緩やかに立ち上がり、出力トランジスタＴr3のドレイン電流が増大して、出力信号ＶoutがＨレベルからＬレベルに緩やかに立ち下がる。

上記のように構成されたオープンドレイン出力回路では、次に示す作用効果を得ることができる。
（１）入力信号ＩＮの立ち上がりから出力信号Ｖoutの立ち上がり開始までの遅延時間ｔ６と、入力信号ＩＮの立ち下がりから出力信号Ｖoutの立ち下がり開始までの遅延時間ｔ７とを同一時間とすることができる。従って、入力信号ＩＮのＨレベルとＬレベルの時間幅を同一とすれば、出力信号ＶoutのＨレベルの時間幅とＬレベルの時間幅とを同等とすることができる。
（２）第二の実施の形態に比して、遅延時間ｔ６，ｔ７を小さくすることができるので、入力信号ＩＮに対する出力信号Ｖoutの応答性を向上させることができる。
（第四の実施の形態）
図７及び図８は第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態の構成にトランジスタＴr10，Ｔr11及びインバータ回路１０，１１を出力ノード調整回路あるいは第二の電流供給回路として付加したものである。第三の実施の形態と同一構成部分は同一符号を付して説明する。

前記トランジスタＴr10はＰチャネルＭＯＳトランジスタで構成され、前記抵抗Ｒ５とトランジスタＴr9との間に介在される。そして、トランジスタＴr10のゲートに前記インバータ回路６の出力信号が入力される。また、トランジスタＴr9のゲートには、ノードＮ２の電位がインバータ回路１０で反転されて入力される。

前記トランジスタＴr11はＰチャネルＭＯＳトランジスタで構成され、前記抵抗Ｒ３とトランジスタＴr4との間に介在される。そして、トランジスタＴr11のゲートに前記インバータ回路９の出力信号が入力される。また、トランジスタＴr4のゲートには、ノードＮ１の電位がインバータ回路１１で反転されて入力される。その他の構成は、第三の実施の形態と同様である。

このように構成されたオープンドレイン出力回路の動作を図８に従って説明する。入力信号ＩＮがＬレベルからＨレベルに立ち上がると、トランジスタＴr5，Ｔr6のゲートにはＬレベルの信号が入力される。

すると、トランジスタＴr5，Ｔr10がオンされて、ノードＮ２は抵抗Ｒ４で絞られたトランジスタＴr5のドレイン電流により緩やかに立ち上がる。そして、ノードＮ２の電位の上昇によりインバータ回路１０の出力信号がＬレベルとなると、トランジスタＴr9がオンされ、抵抗Ｒ５で設定されるトランジスタＴr9のドレイン電流がトランジスタＴr5を介してノードＮ２に供給され、ノードＮ２はやや急峻に立ち上がる。

一方、ノードＮ２の電位の上昇に基づいて、入力信号ＩＮの立ち上がりから、遅延時間ｔ８後にインバータ回路８の動作によりノードＮ３がＬレベルに立ち下がる。
ノードＮ３がＬレベルに立ち下がるとインバータ回路９の出力信号はＨレベルとなり、ノードＮ１がＬレベルとなる。すると、出力トランジスタＴr3はオフされて出力端子Ｔｏはハイインピーダンス状態となるので、出力端子Ｔｏから出力される出力信号Ｖoutは終端抵抗Ｒ２とバス容量Ｃ２による時定数に基づいて、ＬレベルからＨレベルに緩やかに立ち上がる。このとき、トランジスタＴr1，Ｔr4，Ｔr11はオフされている。

従って、入力信号ＩＮの立ち上がりから遅延時間ｔ８後に、出力信号Ｖoutの立ち上がりが開始される。
一方、入力信号ＩＮがＨレベルからＬレベルに立ち下がると、インバータ回路６の出力信号はＨレベルとなって、トランジスタＴr6がオンされ、そのドレイン電流により容量Ｃ３が放電されてノードＮ２がＬレベルとなる。このとき、トランジスタＴr5，Ｔr9，Ｔr10はオフされる。

ノードＮ２がＬレベルとなると、ノードＮ３はＨレベルとなり、インバータ回路９の出力信号がＬレベルとなる。すると、トランジスタＴr1，Ｔr11がオンされて、ノードＮ１は抵抗Ｒ１で絞られたトランジスタＴr1のドレイン電流により緩やかに立ち上がる。そして、ノードＮ１の電位の上昇によりインバータ回路１１の出力信号がＬレベルとなると、トランジスタＴr4がオンされ、抵抗Ｒ３で設定されるトランジスタＴr4のドレイン電流がトランジスタＴr1を介してノードＮ１に供給され、ノードＮ１はやや急峻に立ち上がる。

ノードＮ１の立ち上がりの開始から遅延時間ｔ９後に、ノードＮ１の電位が出力トランジスタＴr3のしきい値に達すると、出力トランジスタＴr3がオンされて、ノードＮ１の電位の上昇にともなって出力トランジスタＴr3のドレイン電流が徐々に増大し、出力信号Ｖoutが緩やかに下降する。このような動作において、遅延時間ｔ８，ｔ９はほぼ同一時間である。

そして、ノードＮ１の立ち上がり速度が急峻になると、出力トランジスタＴr3のドレイン電流も増大して、出力信号Ｖoutの立ち下がりが急峻となる。
上記のように構成されたオープンドレイン出力回路では、次に示す作用効果を得ることができる。
（１）出力信号Ｖoutの立ち下がり動作を、立ち下がり開始から緩やかに立ち下げ、次いでやや急峻に立ち下げることができる。従って、Ｉ^２Ｃバスインターフェース規格を満足させる出力信号Ｖoutの立ち下がり特性を確実に得ることができるとともに、出力信号Ｖoutの立ち下がり速度を向上させることができる。
（２）入力信号ＩＮの立ち上がりから出力信号Ｖoutの立ち上がり開始までの遅延時間ｔ８と、入力信号ＩＮの立ち下がりから出力信号Ｖoutの立ち下がり開始までの遅延時間ｔ９とを同一時間とすることができる。従って、入力信号ＩＮのＨレベルとＬレベルの時間幅を同一とすれば、出力信号ＶoutのＨレベルの時間幅とＬレベルの時間幅とを同等とすることができる。

上記実施の形態は、以下の態様で実施してもよい。
・前記実施の形態において、ノードＮ１あるいはノードＮ２に供給する電流を調整する回路は、ＰチャネルＭＯＳトランジスタと抵抗による回路以外でもよい。

第一の実施の形態を示す回路図である。第一の実施の形態の動作を示すタイミング波形図である。第二の実施の形態を示す回路図である。第二の実施の形態の動作を示すタイミング波形図である。第三の実施の形態を示す回路図である。第三の実施の形態の動作を示すタイミング波形図である。第四の実施の形態を示す回路図である。第四の実施の形態の動作を示すタイミング波形図である。Ｉ^２Ｃバスインターフェースを示す回路図である。Ｉ^２Ｃバスインターフェースの動作を示すタイミング波形図である。Ｉ^２Ｃバスインターフェースの動作を示すタイミング波形図である。従来例を示す回路図である。従来例の動作を示すタイミング波形図である。

符号の説明

４入力部（第一のインバータ回路）
７入力部（第二のインバータ回路）
８入力部（第三のインバータ回路）
９入力部（第四のインバータ回路）
Ｒ３遅延時間調整回路（抵抗）
Ｔr4 遅延時間調整回路（トランジスタ）
Ｒ５遅延時間調整回路（抵抗）
Ｔr9 遅延時間調整回路（トランジスタ）
Ｃ３遅延時間調整回路（容量）
Ｔr3 出力トランジスタ
ＩＮ入力信号
Ｖout 出力信号
Ｎ１出力ノード

Claims

入力信号の遷移に基づいて、出力ノードの電位を急峻に立ち下げる第一の動作と、緩やかに立ち上げる第二の動作とを行う入力部と、
前記出力ノードがゲートに接続されて、入力部の第一の動作に基づいてオフ動作し、第二の動作に基づいてオン動作して出力電流を緩やかに増大させるとともに、ドレインが出力端子に接続されるオープンドレイン構成の出力トランジスタと
を備えたオープンドレイン出力回路であって、
前記入力部には、前記入力信号の遷移から前記出力トランジスタが動作するまでの遅延時間の差を縮小する遅延時間調整回路を備えたことを特徴とするオープンドレイン出力回路。
前記入力部は、該入力部の第二の動作時に、前記出力トランジスタがオン動作する遅延時間を短縮する第一の遅延時間調整回路を備えたことを特徴とする請求項１記載のオープンドレイン出力回路。
前記入力部は、該入力部の第一の動作時に、前記出力トランジスタがオフ動作する遅延時間を伸張する第二の遅延時間調整回路を備えたことを特徴とする請求項１記載のオープンドレイン出力回路。
前記入力部は、該入力部の第二の動作時に、前記出力トランジスタがオン動作する遅延時間を短縮する第一の遅延時間調整回路と、前記入力部の第一の動作時に、前記出力トランジスタがオフ動作する遅延時間を伸張する第二の遅延時間調整回路とを備えたことを特徴とする請求項１記載のオープンドレイン出力回路。
前記入力部は、該入力部の第二の動作の開始から所定時間の範囲を除いて、前記出力ノードの立ち上がり速度を高速化する出力ノード調整回路を備えたことを特徴とする請求項４記載のオープンドレイン出力回路。
前記第一の遅延時間調整回路は、前記出力ノードを駆動する第一のインバータ回路に対し、出力ノードの立ち上がり初期に前記第一のインバータ回路を介して前記出力ノードに充電電流を供給する第一の電流供給回路を備えたことを特徴とする請求項２，４又は５記載のオープンドレイン出力回路。
前記第二の遅延時間調整回路は、
前記入力信号が入力される第二のインバータ回路と、
前記第二のインバータ回路の出力信号の立ち上がりを鈍らせる時定数回路と、
前記時定数回路の出力信号が入力される第三のインバータ回路と、
前記第三のインバータ回路の出力信号を反転させて、前記出力ノードを駆動する第一のインバータ回路に入力する第四のインバータ回路と
を備えたことを特徴とする請求項３乃至５のいずれか１項に記載のオープンドレイン出力回路。
前記出力ノード調整回路は、前記出力ノードを駆動する第一のインバータ回路に対し、出力ノードの立ち上がり初期に前記出力ノードへの充電電流の供給を絞る第二の電流供給回路を備えたことを特徴とする請求項５記載のオープンドレイン出力回路。