JP2005167804A

JP2005167804A - ノイズ除去回路

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Publication number: JP2005167804A
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Inventors: Masayasu Komyo; 雅泰光明
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Abstract

【課題】入出力間の遅延値にノイズ除去回路が影響を与えない、入力信号の論理レベルの遷移直後のノイズ除去回路を提供することである。
【解決手段】遅延バッファ１１の遅延量によって、入力信号の論理レベルの遷移直後のノイズを除去する一定時間を設定し、遅延バッファ１５および１６の遅延量によって、スイッチングのタイミング調整を設定することによって、入力信号の論理レベルの遷移直後の一定時間の間、入力信号を遮断し、ラッチ回路にてスイッチング信号を保持、または、入力信号と同一論理レベルのみを出力に伝達させるノイズ除去手段を有する。
【選択図】図１

Description

本発明は、ノイズ除去回路に関し、特に半導体集積回路の入力信号の論理レベルが遷移した直後に入力されるノイズを除去するノイズ除去回路に関する。

半導体集積回路の入力信号の論理レベルが遷移した直後に短い幅のパルスがノイズとして入力され、誤動作を引き起こす場合がある。このようなノイズは入力信号を送出する出力バッファ回路の出力が切り替わるときのスイッチングノイズやリンギングノイズとして発生したものである。このノイズを除去する為に、ノイズ除去機能を有する遅延回路を設け、この遅延回路を通過した信号と元の信号を比較することによりノイズを除去した信号を出力する回路が知られている。

図５は特許文献１に記載された従来のノイズ除去回路を説明するための回路図である。この従来のノイズ除去回路は、図５に示すように、インバータ５、及び６と容量Ｃ１で構成された遅延回路と、電源（ＶＤＤ）とノードｄとの間に直列接続されたＰＭＯＳトランジスタＰ１、及びＰ２と、ノードｄとＧＮＤとの間に直列接続されたＮＭＯＳトランジスタＮ３、及びＮ４と、インバータ７、及び８で構成されノードｄに接続されたラッチ回路とを有している。入力信号ＩＮはノードａからＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ４のゲートに入力されるとともに、遅延回路で遅延されてＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ３のゲートに入力され、ノードｄから出力信号ＯＵＴが出力される。

図６はこのノイズ除去回路の動作を説明するためのタイミングチャートであり、各ノードの電位の変化を示している。以下に図６を参照して動作を説明する。なお、以降、信号の論理レベルの低レベルを“Ｌ”で表し、論理レベルの高レベルを“Ｈ”で表す。期間Ｔ１のノードａの信号は“Ｈ”であり、ノードｂは“Ｌ”、ノードｃは“Ｈ”となる。このときＰＭＯＳトランジスタＰ１、及びＰ２は共にオフ、ＮＭＯＳトランジスタＮ３、及びＮ４は共にオンとなり、ノードｄには“Ｌ”が出力される。

期間Ｔ２においてノードａが“Ｈ”から“Ｌ”に変化すると、ノードｂはインバータ５の“Ｈ”出力時のオン抵抗と容量Ｃ１の時定数で“Ｌ”から“Ｈ”にむけて電位が上昇する。ノードｂの電位がインバータ６の論理閾値電圧に達すると、ノードｃは“Ｈ”から“Ｌ”に変化する。この期間Ｔ２のノードａは“Ｌ”、ノードｃは“Ｈ”であるのでＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４がオフとなる。したがって、ノードｄは、高インピーダンス状態となるのであるが、インバータ７、及び８で構成されたラッチ回路があるので期間Ｔ１の“Ｌ”を維持する。

期間Ｔ３では、ノードａとノードｃが“Ｌ”となる。このときＰＭＯＳトランジスタＰ１、及びＰ２は共にオン、ＮＭＯＳトランジスタＮ３、及びＮ４は共にオフとなり、ノードｄには“Ｈ”が出力される。

期間Ｔ４においてノードａが“Ｌ”から“Ｈ”に変化すると、ノードｂはインバータ５の“Ｌ”出力時のオン抵抗と容量Ｃ１の時定数で“Ｈ”から“Ｌ”にむけて電位が下降する。ノードｂの電位がインバータ６の論理閾値電圧に達すると、ノードｃは“Ｌ”から“Ｈ”に変化する。この期間Ｔ４のノードａは“Ｈ”、ノードｃは“Ｌ”であるのでＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３がオフとなる。したがって、ノードｄは、高インピーダンス状態となるのであるが、インバータ７、及び８で構成されたラッチ回路が期間Ｔ３の“Ｈ”を維持する。期間Ｔ５は期間Ｔ１と同じ動作でありノードｄには“Ｌ”が出力される。

以上のことから、期間Ｔ２および期間Ｔ４ではノードａからノードｄへの信号の伝達は遮断されているので、この期間に入力される短い幅のノイズを除去できることわかる。期間Ｔ２とＴ４は入力が“Ｈ”から“Ｌ”に変化するときの遅延回路の遅延時間Ｔｄおよび入力が“Ｌ”から“Ｈ”に変化するときの遅延回路の遅延時間Ｔｄ’にそれぞれ対応している。

特許文献１には、さらに、短い幅のノイズが連続して複数回入力された時の誤動作を防止するため、遅延回路をトランジスタと容量で構成することが開示されている。また、特許文献２には上向きノイズと下向きノイズ用にそれぞれ最適な遅延量を設定することによりノイズ除去回路を構成した例が開示されている。
特開平６−２１６７２３号公報（図１、図１２、図１３）特開平１０−２９４６５２号公報（図１）

特許文献１や特許文献２に開示されたノイズ除去回路の問題点は、入力信号が入力されてから出力信号が出力されるまでの遅延時間が増加するということである。その理由は、ノイズ除去回路を通過させた信号と元の信号の比較を行い、出力を決定する回路構成をしているからである。例えば、上述した図５に示した特許文献１の回路では、インバータ５、及び６と容量Ｃ１で構成した遅延回路がノイズ除去回路の機能を有しており、このノイズ除去回路を通過したノードｃの信号と元のノードａの信号を比較することで出力を決定している。このため、入力信号ＩＮが入力されてから出力信号ＯＵＴが出力されるのに、図６に示したＴｄ，及びＴｄ’の遅延が発生している。

従って、本発明は上記問題点を解決するためになされたものであり、その目的は入力信号が入力されてから出力信号が出力されるまでの遅延時間に影響を受けないノイズ除去回路を提供することにある。

上記目的を達成する為、本発明のノイズ除去回路は、入力信号の論理レベルの第１の方向の遷移に応答して出力ノードに第１の論理レベルを出力する第１のトランジスタと、前記入力信号の論理レベルの第２の方向の遷移に応答して前記出力ノードに第２の論理レベルを出力する第２のトランジスタと、前記第２のトランジスタに直列に接続され、前記入力信号の論理レベルの前記第１の方向の遷移後の所定時間、前記第２のトランジスタの前記出力ノードへの信号出力を遮断する第３のトランジスタと、前記第１のトランジスタに直列に接続され、前記入力信号の論レベルの前記第２の方向の遷移後の所定時間、前記第１のトランジスタの前記出力ノードへの信号出力を遮断する第４のトランジスタとを有する論理回路と、前記出力ノードの信号を保持するラッチ回路とを有することを特徴とする。また、前記入力信号と、前記入力信号を前記所定時間遅延させる第１の遅延回路の出力とが入力される第１の論理ゲートと、前記入力信号と、前記第１の遅延回路の出力とが入力される第２の論理ゲートとを有し、前記第３のトランジスタは前記第１の論理ゲートの出力に応答して前記第２のトランジスタの前記出力ノードへの信号出力を遮断し、前記第４のトランジスタは前記第２の論理ゲートの出力に応答して前記第１のトランジスタの前記出力ノードへの信号出力を遮断することを特徴とする。

本発明は、入力信号の論理レベルが遷移した直後の一定時間に、入力信号と反対論理レベルの出力を遮断し、入力信号と同一論理レベルのみを出力に伝達させる、または、ラッチ回路によりさせるように構成したので、信号の遅延値にノイズ除去回路の影響がなく、且つ、入力信号の論理レベルが遷移した直後の一定時間に短い幅のパルスが入力しても、出力は変化しない。よって、ノイズ除去回路が入出力間の遅延に影響を与えず、入力信号の論理レベルが遷移した直後に入力されるノイズを内部回路まで伝達させないことになる。

本発明のノイズ除去回路によれば、入力信号の論理レベルが遷移した直後の一定時間に入力されるノイズを入出力間の遅延値に影響を与えることなく除去することができる。

以下、本発明を実施例に即して図面を参照して詳細に説明する。図１は、本発明の実施例１のノイズ除去回路の構成を示す回路図である。図１を参照すると、実施例１のノイズ除去回路は遅延バッファ１１、ＯＲゲート１２、ＡＮＤゲート１３、インバータ１４、遅延バッファ１５、遅延バッファ１６、ＰＭＯＳトランジスタＰ１７、ＰＭＯＳトランジスタＰ１８、ＮＭＯＳトランジスタＮ１９、及びＮＭＯＳトランジスタＮ２０を備えた論理回路１０と、ＮＡＮＤゲート２１、及びインバータ２３を備えたラッチ回路２０、及びインバータ２３を備えている。

ＯＲゲート１２の第１の入力はノードＡに接続されており、入力信号ＩＮが入力される。ＯＲゲート１２の第２の入力は遅延バッファ１１の出力であるノードＢに接続されており、遅延バッファ１１の出力信号が入力される。ＡＮＤゲート１３もＯＲゲート１２と同様に、第１の入力はノードＡに接続され、第２の入力はノードＢに接続されている。遅延バッファ１１の入力はノードＡに接続されており、入力信号ＩＮが入力される。

ＰＭＯＳトランジスタＰ１８のゲート電極とＮＭＯＳトランジスタＮ１９のゲート電極は、インバータ１４の出力であるノードＥに接続されている。インバータ１４の入力は、ノードＡに接続されており、入力信号ＩＮが入力される。ＰＭＯＳトランジスタＰ１７のゲート電極は、遅延バッファ１５の出力に接続されており、遅延バッファ１５の出力信号ＰＧが入力される。遅延バッファ１５の入力は、ＯＲゲート１２の出力であるノードＣに接続されている。ＮＭＯＳトランジスタＮ２０のゲート電極は、遅延バッファ１６の出力に接続されており、遅延バッファ１６の出力信号ＮＧが入力される。遅延バッファ１６の入力は、ＡＮＤゲート１３の出力であるノードＤに接続されており、ＡＮＤゲート１３の出力信号が入力される。ＰＭＯＳトランジスタＰ１７のソース電極は、第１の電源（ＶＤＤ）に接続され、ＮＭＯＳトランジスタＮ２０のソース電極は第２の電源（ＧＮＤ）に接続されている。ＰＭＯＳトランジスタＰ１７のドレイン電極は、ＰＭＯＳトランジスタＰ１８のソース電極に接続されている。

ＮＭＯＳトランジスタＮ２０のドレイン電極は、ＮＭＯＳトランジスタＮ１９のソース電極に接続されている。ＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ１９の両ドレイン電極とインバータ２３の出力は、論理回路１０の出力ノードであるノードＦに接続されている。ＮＡＮＤゲート２１の一方の入力はノードＦに接続され、他方の入力にはイネーブル信号ＥＮが入力される。インバータ２２とインバータ２３の入力は、ＮＡＮＤゲート２１の出力であるノードＧに接続されている。ノイズ除去回路の出力信号ＯＵＴはインバータ２２から出力される。図には示していないが、入力信号ＩＮは、半導体集積回路の外部入力端子から入力された信号や、半導体集積回路の内部回路の出力信号である。また、インバータ２２の出力は、半導体集積回路の内部回路や出力バッファに接続されており、これらの回路に出力信号ＯＵＴが供給される。

遅延バッファ１１、１５、及び１６には、多段インバータ接続、多段バッファ接続、抵抗、容量等で構成された入力から出力までの時間を遅らせる回路や半導体の製造範囲のバラツキや駆動電圧及び周囲温度の影響からも遅延時間を一定に保つ回路を有したバッファなどの信号を遅らせることの出来るバッファを用いることができる。

次に、図２を参照して、図１のノイズ除去回路の動作を説明する。図２は、図１のノイズ除去回路の動作を説明するタイミングチャートであり、図１に示された入力信号ＩＮ、遅延バッファ１５の出力信号ＰＧ、遅延バッファ１６の出力信号ＮＧ、ノードＢ乃至ノードＧの各信号、及び出力信号ＯＵＴの電位の変化を示している。このタイミングチャートの説明においても、信号の論理レベルの低レベルを“Ｌ”で表し、論理レベルの高レベルを“Ｈ”で表す。遅延バッファ１１の遅延時間をＤ１、遅延バッファ１５の遅延時間をＤ２、遅延バッファ１６の遅延時間をＤ３とする。

このノイズ除去回路は、入力信号ＩＮに入力された入力信号の論理レベルが変化した直後から遅延時間Ｄ１の間に発生するノイズを除去する回路である。これを説明する為に、図２の入力信号ＩＮの信号の論理レベルが変化した直後から一定時間“Ｈ”又は“Ｌ”の状態を取る領域をノイズ領域とし、ノイズ領域の時間は遅延時間Ｄ１と等しく設定する。また、この遅延時間Ｄ１は、ノイズ除去回路の入力信号の最小周期をＴとすると、最小周期Ｔの１／４未満に設定する必要がある。

遅延時間Ｄ２は、ノードＥのインバータ１４の出力信号と遅延バッファ１５の出力信号ＰＧが同時に変化し、誤動作することを防止するためにタイミングを調節するものであり、遅延時間Ｄ３は、ノードＥのインバータ１４の出力信号と遅延バッファ１６の出力信号ＮＧが同時に変化し、誤動作することを防止するためにタイミングを調節するものである。なお、遅延バッファ１５、及び１６の遅延時間が、それぞれインバータ１４の遅延時間よりも十分大きければこれらの遅延バッファは不要である。また、遅延時間Ｄ２及び遅延時間Ｄ３は、最小周期Tの１／２から遅延時間Ｄ１の２倍を引いた値Ｔａ未満の時間を設定する必要がある。

ＰＭＯＳトランジスタＰ１７、及びＰＭＯＳトランジスタＰ１８のどちらか一方でも非導通状態で、且つ、ＮＭＯＳトランジスタＮ１９、及びＮＭＯＳトランジスタＮ２０のどちらか一方でも非導通状態であるとき、ノードＦへの論理回路１０の出力は高インピーダンス状態である。また、イネーブル信号ＥＮの信号が“Ｈ”のとき、且つ、ノードＦが高インピーダンス状態になったとき、ＮＡＮＤゲート２１とインバータ２３により形成されるラッチ回路２０により、それまでの状態が保持される。

Ｔ１期間は、入力信号ＩＮとイネーブル信号ＥＮが“Ｌ”の状態で各ノードが安定した後の状態である。Ｔ１期間からＴ６期間において、スイッチング直後にノイズの無い状態での動作について説明を行い、Ｔ７期間からＴ１３期間において、入力信号ＩＮの論理レベルが変化した直後にノイズが発生した場合の動作について説明を行う。

まず、Ｔ１期間からＴ６期間において、入力信号ＩＮの論理レベルが変化した直後にノイズの無い状態での動作について説明を行う。

Ｔ１期間においては、入力信号ＩＮとイネーブル信号ＥＮが“Ｌ”の状態で各ノードの電位が安定した状態の後であるので、ノードＢの遅延バッファ１１の出力信号は“Ｌ”になり、ノードＥのインバータ１４の出力信号は“Ｈ”になる。“Ｌ”と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｌ”になり、“Ｌ”と“Ｌ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。ノードＣの信号“Ｌ”を入力した遅延バッファ１５の出力信号ＰＧとノードＤの信号“Ｌ”を入力した遅延バッファ１６の出力信号ＮＧは、“Ｌ”になる。従って、ＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ２０の両トランジスタがオフとなり、ノードＦへの論理回路１０の出力は高インピーダンス状態になる。また、イネーブル信号ＥＮが“Ｌ”のとき、ノードＦが“Ｌ”、“Ｈ”、または高インピーダンス状態のいずれの場合であっても、ノードＧのＮＡＮＤゲート２１の出力信号は“Ｈ”になる。従って、イネーブル信号ＥＮが“Ｌ”のとき、インバータ２２を介し、出力信号ＯＵＴは“Ｌ”になる。

Ｔ２期間において、入力信号ＩＮは、“Ｌ”であり、Ｔ１期間と同様にノードＦは高インピーダンス状態になる。イネーブル信号ＥＮが“Ｈ”になると、ＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、ノードＧのＮＡＮＤゲート２１の出力信号は、イネーブル信号ＥＮが“Ｌ”の時の状態“Ｈ”が保持される。従って、イネーブル信号ＥＮが“Ｈ”になっても、ラッチ回路２０により前の状態が保持され、出力信号ＯＵＴは“Ｌ”になる。

Ｔ３期間は遅延バッファ１１の遅延時間Ｄ１に等しい。このＴ３期間において、入力信号ＩＮは“Ｈ”であり、ノードＥのインバータ１４の出力信号は“Ｌ”になり、ノードＢの遅延バッファ１１の出力信号は“Ｌ”である。“Ｈ”と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、“Ｈ”と“Ｌ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるのでＴ３期間中に“Ｌ”から“Ｈ”になり、遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｌ”になる。従って、遅延バッファ１５の出力信号ＰＧが“Ｌ”のとき、内部ノードＦは“Ｈ”になり、ＮＡＮＤゲート２１とインバータ２２を介して出力信号ＯＵＴは“Ｈ”になる。また、信号ＰＧが“Ｈ”になったとき、ＰＭＯＳトランジスタＰ１７とＮＭＯＳトランジスタＮ２０の両トランジスタがオフとなり、ノードＦの論理回路１０の出力は高インピーダンス状態になるが、ＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、インバータ２２の出力信号ＯＵＴには、信号ＰＧが“Ｌ”のときの出力信号“Ｈ”が保持される。つまり、入力信号ＩＮの“Ｈ”は、遅延回路を通過せずに出力信号ＯＵＴに“Ｈ”として伝達されることが分かる。

Ｔ４期間において、入力信号ＩＮは“Ｈ”であり、ノードＥのインバータ１４の出力信号は“Ｌ”になり、ノードＢの遅延バッファ１１の出力信号は“Ｈ”である。”Ｈ”と”Ｈ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、“Ｈ”と“Ｈ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｈ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので“Ｈ”になり、遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので、Ｔ４期間中に“Ｌ”から“Ｈ”になる。ノードＥが“Ｌ”で、信号ＰＧが“Ｈ”であるのでＰＭＯＳトランジスタＰ１７とＮＭＯＳトランジスタＮ１９がオフとなり、信号ＮＧが“Ｌ”または“Ｈ”のいずれであってもノードＦの論理回路１０の出力は高インピーダンス状態になるのであるが、ＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、インバータ２２の出力信号ＯＵＴにはＴ３期間の出力信号“Ｈ”が保持される。

Ｔ５期間において、入力信号ＩＮは“Ｌ”であり、ノードＥのインバータ１４の出力信号は“Ｈ”になり、ノードＢの遅延バッファ１１の出力信号は“Ｈ”である。“Ｌ”と“Ｈ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、“Ｌ”と“Ｈ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１５の出力信号ＰＧは、ノードCの信号が遅延時間Ｄ２遅れて出力されるので“Ｈ”になり、遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので、期間Ｔ５中に“Ｈ”から“Ｌ”になる。信号ＮＧが“Ｈ”の時、ノードＦは“Ｌ”になり、ＮＡＮＤゲート２１とインバータ２２を介して出力信号ＯＵＴは“Ｌ”になる。また、信号ＮＧが“Ｌ”の期間は、ＰＭＯＳトランジスタＰ１７とＮＭＯＳトランジスタＮ２０がオフとなり、ノードＦの論理回路１０の出力は高インピーダンス状態になるのであるが、ＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、インバータ２２の出力信号ＯＵＴには、ノードＮＧが“Ｈ”の時の遅延時間Ｄ３の期間中の出力信号“Ｌ”が保持される。つまり、入力信号ＩＮの“Ｌ”は遅延回路を通過せずに出力信号ＯＵＴに“Ｌ”を伝達することが分かる。

Ｔ６の期間において、入力信号ＩＮは“Ｌ”であり、ノードＥのインバータ14の出力信号は“Ｈ”になり、ノードＢの遅延バッファ１１の出力信号は“Ｌ”である。“Ｌ”と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｌ”になり、“Ｌ”と“Ｌ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので、期間Ｔ６中に“Ｈ”から“Ｌ”になり、遅延バッファ１６の出力信号ＮＧはノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｌ”になる。従って、ノードＥが“Ｈ”で、信号ＮＧが“Ｌ”であるので、ＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ２０がオフとなり、信号ＰＧが“Ｈ”または“Ｌ”のいずれであっても内部ノードＦの論理回路１０の出力は高インピーダンス状態になるのであるが、ＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、インバータ２２の出力信号ＯＵＴにはＴ５の期間中の出力信号“Ｌ”が保持される。

次に、Ｔ７期間からＴ１３期間において、スイッチング直後にノイズが発生した場合の動作について説明を行う。以下の説明において、ノイズが除去できることを示すため、ノイズ領域（図２の斜線の領域）とはノイズにより入力信号ＩＮの論理レベルが不定な領域であるものとする。入力信号ＩＮの波形そのものは、Ｔ３からＴ６期間の繰り返しである。また、“Ｈ”、および“Ｌ”で論理レベルを示す信号はノイズ領域以外のノイズを含まない信号である。

Ｔ７期間において、入力信号ＩＮはノイズ領域であり、ノードＥのインバータ14の出力信号はノイズ領域になり、ノードＢの遅延バッファ１１の出力信号は“Ｌ”になる。ノイズ領域と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）はノイズ領域になり、ノイズ領域と“Ｌ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｌ”になる。この信号ＮＧが“Ｌ”の時、ノードＥの信号、および信号ＰＧがどのような状態であっても、ノードＦの論理回路１０の出力は“Ｈ”または高インピーダンス状態になる。ノードＦが“Ｈ”の時、インバータ２２の出力信号ＯＵＴは“Ｈ”になり、高インピーダンス状態ではＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは“Ｈ”に保持される。従って、Ｔ７期間では入力信号ＩＮの本来の“Ｈ”レベルのみを出力に伝達するか、または入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

Ｔ８期間において、入力信号ＩＮは“Ｈ”であり、ノードＥのインバータ１４の出力信号は“Ｌ”になり、ノードＢの遅延バッファ１１の出力信号はＴ７期間のノイズの影響を受けノイズ領域になる。“Ｈ”とノイズ領域を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、“Ｈ”とノイズ領域を入力したＡＮＤゲート１３の出力信号（ノードＤ）はノイズ領域になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので、ノイズ領域から“Ｈ”になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので、“Ｌ”からノイズ領域になる。ノードＥが“Ｌ”の時、信号ＰＧ、および信号ＮＧがどのような状態であっても、ノードＦの論理回路１０の出力は“Ｈ”または高インピーダンス状態になる。ノードＦが“Ｈ”の時、インバータ２２の出力信号ＯＵＴは“Ｈ”になり、高インピーダンス状態ではＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは“Ｈ”に保持される。従って、Ｔ８期間においても入力信号ＩＮの本来の“Ｈ”レベルのみを出力に伝達するか、または入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

Ｔ９期間において、入力信号ＩＮは“Ｈ”であり、ノードＥのインバータ１４の出力信号は“Ｌ”になり、ノードＢの遅延バッファ１１の出力信号は“Ｈ”になる。“Ｈ”と“Ｈ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、“Ｈ”と“Ｈ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｈ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので“Ｈ”になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので、ノイズ領域から“Ｈ”になる。ノードＥの信号が“Ｌ”、信号ＰＧが“Ｈ”の時、遅延バッファ１６の出力信号ＮＧがどのような状態であっても、ノードＦの論理回路１０の出力は高インピーダンス状態になる。高インピーダンス状態では、ＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは、Ｔ８期間の出力信号ＯＵＴを保持するので、“Ｈ”に固定される。従って、Ｔ９期間では入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

Ｐ１時間において、入力信号ＩＮは“Ｈ”から“Ｌ”に変化し、ノードＥのインバータ１４の出力信号は“Ｌ”から“Ｈ”に変化する。ノードＢの遅延バッファ１１の出力信号は“Ｈ”であり、“Ｈ”から“Ｌ”へ変化する信号と“Ｈ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、“Ｈ”から“Ｌ”へ変化する信号と“Ｈ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｈ”から“Ｌ”に変化する。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので、“Ｈ”になり、遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｈ”になる。従って、入力信号ＩＮの“Ｈ”から“Ｌ”の変化により、ノードＦの論理回路１０の出力は高インピーダンス状態から“Ｌ”になり、出力信号ＯＵＴは“Ｈ”から“Ｌ”になる。つまり、入力信号ＩＮの“Ｈ”から“Ｌ”の変化は、遅延回路を通過せずに出力信号ＯＵＴに“Ｈ”から“Ｌ”の変化を伝達したことがわかる。

Ｔ１０期間において、入力信号ＩＮはノイズ領域であり、ノードＥのインバータ14の出力信号はノイズ領域になり、ノードＢの遅延バッファ１１の出力信号は“Ｈ”になる。ノイズ領域と“Ｈ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｈ”になり、ノイズ領域と“Ｈ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）はノイズ領域になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので“Ｈ”になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので、“Ｈ”からノイズ領域になる。信号ＰＧが“Ｈ”の時、ノードＥの信号、および信号ＮＧがどのような状態であっても、ノードＦの論理回路１０の出力は“Ｌ”または高インピーダンス状態になる。ノードＦが“Ｌ”の時、インバータ２２の出力信号ＯＵＴは“Ｌ”になり、高インピーダンス状態ではＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは“Ｌ”に保持される。従って、Ｔ１０期間では入力信号ＩＮの本来の“Ｌ”レベルのみを出力に伝達するか、または入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

Ｔ１１期間において、入力信号ＩＮは“Ｌ”であり、ノードＥのインバータ１４の出力信号は“Ｈ”になり、ノードＢの遅延バッファ１１の出力信号はノイズ領域になる。“Ｈ”とノイズ領域を入力したＯＲゲート１２の出力信号（ノードＣ）はノイズ領域になり、“Ｈ”とノイズ領域を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので、“Ｈ”からノイズ領域になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので、ノイズ領域から“Ｌ”になる。ノードＥが“Ｈ”の時、信号ＰＧ、および信号ＮＧがどのような状態であっても、ノードＦの論理回路１０の出力は“Ｌ”または高インピーダンス状態になる。ノードＦが“Ｌ”の時、インバータ２２の出力信号ＯＵＴは“Ｌ”になり、高インピーダンス状態ではＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは、“Ｌ”に保持される。従って、Ｔ１１期間においても入力信号ＩＮの本来の“Ｌ”レベルのみを出力に伝達するか、または入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

Ｔ１２期間において、入力信号ＩＮは“Ｌ”であり、ノードＥのインバータ１４の出力信号は“Ｈ”になり、ノードＢの遅延バッファ１１の出力信号は“Ｌ”になる。“Ｌ”と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｌ”になり、“Ｌ”と“Ｌ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）“Ｌ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので、ノイズ領域から“Ｌ”になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｌ”になる。ノードＥが“Ｈ”、信号ＮＧが“Ｌ”の時、信号ＰＧがどのような状態であっても、ノードＦの論理回路１０の出力は高インピーダンス状態になる。高インピーダンス状態ではＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは、Ｔ１１期間の出力信号ＯＵＴを保持するので、出力信号ＯＵＴは、“Ｌ”に保持される。従って、Ｔ１２期間では入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

P２時間において、入力信号ＩＮは“Ｌ”から“Ｈ”に変化し、ノードＥのインバータ１４の出力信号は“Ｈ”から“Ｌ”に変化する。ノードＢの遅延バッファ１１の出力信号は“Ｌ”であり、“Ｌ”から“Ｈ”に変化する信号と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）は“Ｌ”から“Ｈ”に変化し、“Ｌ”から“Ｈ”に変化する信号と“Ｈ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１５の出力信号ＰＧは、ノードＣの信号が遅延時間Ｄ２遅れて出力されるので、“Ｌ”になり、遅延バッファ１６の出力信号ＮＧはノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｌ”になる。従って、入力信号ＩＮの“Ｌ”から“Ｈ”の変化により、ノードＦの論理回路１０の出力は高インピーダンス状態から“Ｈ”になり、出力信号ＯＵＴは“Ｌ”から“Ｈ”になる。つまり、入力信号ＩＮの“Ｌ”から“Ｈ”の変化は、遅延回路を通過せずに出力信号ＯＵＴに“Ｌ”から“Ｈ”の変化を伝達したことがわかる。

Ｔ１３期間において、入力信号ＩＮはノイズ領域であり、ノードＥのインバータ14の出力信号もノイズ領域になり、ノードＢの遅延バッファ１１の出力信号は“Ｌ”になる。ノイズ領域と“Ｌ”を入力したＯＲゲート１２の出力信号（ノードＣ）はノイズ領域になり、ノイズ領域と“Ｌ”を入力したＡＮＤゲート１３の出力信号（ノードＤ）は“Ｌ”になる。遅延バッファ１６の出力信号ＮＧは、ノードＤの信号が遅延時間Ｄ３遅れて出力されるので“Ｌ”になる。この信号ＮＧが“Ｌ”の時、ノードＥ、および信号ＰＧがどのような状態であっても、ノードＦの論理回路１０の出力は“Ｈ”または高インピーダンス状態になる。ノードＦが“Ｈ”の時、インバータ２２の出力信号ＯＵＴは“Ｈ”になり、高インピーダンス状態ではＮＡＮＤゲート２１とインバータ２３のラッチ回路２０により、出力信号ＯＵＴは“Ｈ”に保持される。従って、Ｔ１３期間においても入力信号ＩＮの本来の“Ｈ”レベルのみを出力に伝達するか、または入力から出力への信号伝達を遮断することによりノイズが除去されることがわかる。

次に、本発明の実施例２を図面を参照して説明する。図３は本発明の実施例２のノイズ除去回路の構成を示す回路図である。図３を参照すると、実施例２のノイズ除去回路は遅延バッファ３１、ＮＡＮＤゲート３２、ＮＯＲゲート３３、ＰＭＯＳトランジスタＰ３４、ＰＭＯＳトランジスタＰ３５、ＮＭＯＳトランジスタＮ３６、及びＮＭＯＳトランジスタＮ３７を備えた論理回路３０と、ＮＯＲゲート４１、及びインバータ４２を備えたラッチ回路４０を備えている。

ＮＡＮＤゲート３２の第１の入力はノードＡに接続されており、入力信号ＩＮが入力される。ＮＡＮＤゲート３２の第２の入力は遅延バッファ３１の出力であるノードＢに接続されており、遅延バッファ１１の出力信号が入力される。ＮＯＲゲート３３もＮＡＮＤゲート３２と同様に、第１の入力はノードＡに接続され、第２の入力はノードＢに接続されている。遅延バッファ１１の入力はノードＡに接続されており、入力信号ＩＮが入力される。

ＰＭＯＳトランジスタＰ３５のゲート電極とＮＭＯＳトランジスタＮ３６のゲート電極は、ノードＡに接続されており、入力信号ＩＮが入力される。ＰＭＯＳトランジスタＰ３４のゲート電極は、ＮＡＮＤゲート３２の出力に接続されており、ＮＡＮＤゲート３２の出力信号ＰＧが入力される。ＮＭＯＳトランジスタＮ３７のゲート電極は、ＮＯＲゲート３３の出力に接続されており、ＮＯＲゲート３３の出力信号ＮＧが入力される。ＰＭＯＳトランジスタＰ３４のソース電極は、第１の電源（ＶＤＤ）に接続され、ＮＭＯＳトランジスタＮ３７のソース電極は第２の電源（ＧＮＤ）に接続されている。ＰＭＯＳトランジスタＰ３４のドレイン電極は、ＰＭＯＳトランジスタＰ３５のソース電極に接続されている。

ＮＭＯＳトランジスタＮ３７のドレイン電極は、ＮＭＯＳトランジスタＮ３６のソース電極に接続されている。PＭＯＳトランジスタＰ３５とＮＭＯＳトランジスタＮ３６の両ドレイン電極とインバータ４２の出力は論理回路３０の出力ノードＣに接続されている。ＮＯＲゲート４１の第１の入力はノードＣに接続され、第２の入力にはイネーブル信号ＥＮが入力される。インバータ４２の入力は、ＮＯＲゲート４１の出力に接続されている。ノイズ除去回路の出力信号ＯＵＴはＮＯＲゲート４１から出力される。

次に、図４を参照して実施例２の動作を説明する。図４においてＤ１は遅延バッファ３１の遅延時間であり、Ｄ２、及びＤ３はそれぞれＮＡＮＤゲート３２及びＮＯＲゲート３３の遅延時間である。入力信号ＩＮは図２と同じであるものとする。Ｔ１期間は初期値を設定する期間であり、イネーブル信号ＥＮを“Ｈ”にするとノードＣの電位がいかなる値であっても出力信号ＯＵＴは“Ｌ”となる。

Ｔ２期間以降イネーブル信号ＥＮが“Ｌ”となるとノイズ除去回路が動作を開始する。Ｔ２期間の入力信号ＩＮは“Ｌ”であり、ノードＢの遅延バッファ３１の出力信号も“Ｌ”である。“Ｌ”と“Ｌ”が入力されるＮＡＮＤゲート３２の出力信号ＰＧは“Ｈ”となる。“Ｌ”と“Ｌ”が入力されるＮＯＲゲート３３の出力信号ＮＧも“Ｈ”となる。従って、ノードＣの論理回路３０の出力は高インピーダンス状態となるが、ラッチ回路４０により出力信号ＯＵＴはＴ１期間の状態“Ｌ”に保持される。

図４のＴ３期間は図２のＴ３期間及びＴ７期間に相当する。Ｔ３期間のはじめに入力信号ＩＮが“Ｌ”から“Ｈ”に遷移すると、Ｔ３期間の入力信号ＩＮはノイズ領域となる。遅延バッファ３１の出力は遅延時間Ｄ１遅延して出力されるのでノードＢの遅延バッファの出力は“Ｌ”となる。“Ｈ”と“Ｌ”が入力されるＮＡＮＤゲート３２の出力信号ＰＧは“Ｈ”となる。“Ｈ”と“Ｌ”が入力されるＮＯＲゲート３３の出力は“Ｌ”となるが、遅延時間Ｄ３遅れて出力されるので、出力信号ＮＧはＴ３期間中に“Ｈ”から“Ｌ”に遷移する。従って、Ｔ３期間中にＮＯＲゲート３３の出力信号ＮＧは“Ｈ”からノイズ領域に変化する。Ｔ３期間の信号ＰＧは“Ｈ”であり、入力信号ＩＮ及び信号ＮＧの電位がどのような状態であっても、ノードＣの論理回路３０の出力は“Ｌ”又は高インピーダンス状態となる。Ｔ３期間のはじめに信号ＮＧは“Ｈ”であり、入力信号ＩＮの“Ｌ”から“Ｈ”への遷移によりノードＣの電位は遅延バッファ３１の影響を受けることなく“Ｌ”となる。このノードＣの電位が“Ｌ”の時ラッチ回路４０のＮＯＲゲート４１の出力信号ＯＵＴは“Ｈ”となり、高インピーダンス状態の時はラッチ回路４０により、出力信号ＯＵＴは“Ｈ”に保持される。従って、Ｔ３期間では入力信号ＩＮの本来の“Ｈ”レベルのみを出力に伝達するか、入力から出力への信号伝達を遮断することによりノイズが除去される。

図４のＴ４期間は図２のＴ４期間及びＴ８＋Ｔ９期間に相当する。Ｔ４期間の入力信号ＩＮは“Ｈ”であり、ノードＢの遅延バッファ３１の出力はＤ１期間ノイズ領域であった後“Ｈ”となる。“Ｈ”と遅延バッファ３１の出力が入力されるＮＡＮＤゲート３２の出力信号ＰＧは、Ｄ２時間遅れて出力されるので、Ｄ２期間“Ｈ”であった後、Ｄ１期間ノイズ領域となり、その後“Ｌ”となる。“Ｈ”と遅延バッファ３１の出力が入力されるＮＯＲゲート３３の出力信号ＮＧは、Ｄ３時間遅れて出力されるので、Ｄ３＋Ｄ１期間ノイズ領域であった後“Ｌ”となる。入力信号ＩＮが“Ｈ”の時、信号ＰＧおよび信号ＮＧがどのような状態であっても、ノードＣの論理回路３０の出力は“Ｌ”または高インピーダンス状態となる。ノードＣの論理回路３０の出力が“Ｌ”の時、出力信号ＯＵＴは“Ｈ”となり、高インピーダンス状態ではラッチ回路４０により出力信号ＯＵＴは“Ｈ“に保持される。従って、Ｔ４期間においても入力信号ＩＮの本来の“Ｈ”レベルのみを出力に伝達するか、入力から出力への信号伝達を遮断することによりノイズが除去される。

図４のＴ５期間は図２のＴ５期間及びＴ１０期間に相当する。Ｔ５期間において入力信号ＩＮはノイズ領域であり、ノードＢの遅延バッファ３１の出力は“Ｈ”である。“Ｈ”とノイズ領域の入力されるＮＡＮＤゲート３２の出力信号ＰＧはＤ２時間遅れて出力されるので、“Ｌ”からノイズ領域となる。“Ｈ”とノイズ領域の入力されるＮＯＲゲート３３の出力信号ＮＧは“Ｌ”となる。ＮＯＲゲート３３の出力信号ＮＧが“Ｌ”の時、入力信号ＩＮ及び信号ＰＧがどのような状態であっても、ノードＣの論理回路３０の出力は“Ｈ”又は高インピーダンス状態となる。ノードＣの論理回路３０の出力が“Ｈ”の時、出力信号
ＯＵＴは“Ｌ”となり、高インピーダンス状態ではラッチ回路４０により出力信号ＯＵＴは“Ｌ”に保持される。従って、Ｔ５期間においても入力信号ＩＮの本来の“Ｌ”レベルのみを出力に伝達するか、入力から出力への信号伝達を遮断することによりノイズが除去される。また、Ｔ５期間のはじめに信号ＰＧは“Ｌ”であるので、Ｔ５期間のはじめの入力信号ＩＮの“Ｈ”から“Ｌ”への遷移は遅延バッファ３１の影響を受けることなく出力へ伝達される。

図４のＴ６期間は図２のＴ６期間及びＴ１１＋Ｔ１２期間に相当する。Ｔ６期間において入力信号は“Ｌ”であり、ノードＢの遅延バッファ３１の出力はＤ１期間ノイズ領域であった後“Ｌ”となる。“Ｌ”と遅延バッファ３１の出力が入力されるＮＡＮＤゲート３２の出力信号ＰＧは、Ｄ２時間遅れて出力されるので、Ｄ２期間ノイズ領域であった後、“Ｈ”となる。“Ｌ”と遅延バッファ３１の出力が入力されるＮＯＲゲート３３の出力信号ＮＧは、Ｄ３時間遅れて出力されるので、Ｄ３期間“Ｌ”であった後ノイズ領域となる。入力信号ＩＮが“Ｌ”の時、信号ＰＧおよび信号ＮＧがどのような状態であっても、ノードＣの論理回路３０の出力は“Ｈ”または高インピーダンス状態となる。ノードＣの論理回路３０の出力が“Ｈ”の時、出力信号ＯＵＴは“Ｌ”となり、高インピーダンス状態ではラッチ回路４０により出力信号ＯＵＴは“Ｌ“に保持される。従って、Ｔ６期間においても入力信号ＩＮの本来の“Ｌ”レベルのみを出力に伝達するか、入力から出力への信号伝達を遮断することによりノイズが除去される。

以上、本発明を実施例に基づいて説明したが、本発明は、これらの実施例に限定されるものではなく、本発明の要旨を変更しない範囲で種々の変形が可能である。例えば、実施例のラッチ回路はＮＡＮＤゲート２１及びＮＯＲゲート４１をインバータに変更することも可能である。この場合初期値を設定するパルスをノイズ除去回路の入力に入力する必要がある。また、図５に示されるような形式のラッチ回路にすることも可能である。また、実施例１においてインバータ１４の出力をＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタＮ２０に入力し、信号ＰＧと信号ＮＧをＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ１９にそれぞれ入力する変更も可能である。実施例２においても同様の変更が可能である。また、第２の実施例においてＮＡＮＤゲート３２とＰＭＯＳトランジスタＰ３４の間及びＮＯＲゲート３３とＮＭＯＳトランジスタＮ３７の間にそれぞれ遅延バッファを挿入する構成としてもよい。

本発明の実施例１のノイズ除去回路の構成を示す回路図である。本発明の実施例１のノイズ除去回路の動作を説明するためのタイミング図である。本発明の実施例２のノイズ除去回路の構成を示す回路図である。本発明の実施例２のノイズ除去回路の動作を説明するためのタイミング図である。従来のノイズ除去回路の構成を示す回路図である。従来のノイズ除去回路の動作を説明するためのタイミング図である。

符号の説明

５，６，７，８，１４，２２，２３，４２インバータ
１１，１５，１６，３１遅延バッファ
１２ＮＯＲゲート
１３ＡＮＤゲート
２１，３２ＮＡＮＤゲート
３３，４１ＮＯＲゲート
Ｐ１，Ｐ２，Ｐ１７，Ｐ１８，Ｐ３４，Ｐ３５ＰＭＯＳトランジスタ
Ｎ３，Ｎ４，Ｎ１９，Ｎ２０，Ｎ３６，Ｎ３７ＮＭＯＳトランジスタ

Claims

入力信号の論理レベルの第１の方向の遷移に応答して出力ノードに第１の論理レベルを出力する第１のトランジスタと、前記入力信号の論理レベルの第２の方向の遷移に応答して前記出力ノードに第２の論理レベルを出力する第２のトランジスタと、前記第２のトランジスタに直列に接続され、前記入力信号の論理レベルの前記第１の方向の遷移後の所定時間、前記第２のトランジスタの前記出力ノードへの信号出力を遮断する第３のトランジスタと、前記第１のトランジスタに直列に接続され、前記入力信号の論理レベルの前記第２の方向の遷移後の所定時間、前記第１のトランジスタの前記出力ノードへの信号出力を遮断する第４のトランジスタとを有する論理回路と、前記出力ノードの信号を保持するラッチ回路とを有するノイズ除去回路。
前記入力信号と、前記入力信号を前記所定時間遅延させる第１の遅延回路の出力とが入力される第１の論理ゲートと、前記入力信号と、前記第１の遅延回路の出力とが入力される第２の論理ゲートとを有し、前記第３のトランジスタは前記第１の論理ゲートの出力に応答して前記第２のトランジスタの前記出力ノードへの信号出力を遮断し、前記第４のトランジスタは前記第２の論理ゲートの出力に応答して前記第１のトランジスタの前記出力ノードへの信号出力を遮断することを特徴とする請求項１記載のノイズ除去回路。
前記第１の論理ゲートの出力を遅延させる第２の遅延回路と、前記第２の論理ゲートの出力を遅延させる第３の遅延回路を有することを特徴とする請求項１又は２記載のノイズ除去回路。
前記ラッチ回路は、出力の初期値を設定できるイネーブル信号入力を有することを特徴とする請求項１乃至３のいずれか１項に記載のノイズ除去回路。
前記第１及び第４のトランジスタは第１の電源と前記出力ノードの間に直列接続されたＰＭＯＳトランジスタであり、前記第２及び第３のトランジスタは前記出力ノードと第２の電源の間に接続されたＮＭＯＳトランジスタであり、前記第１の論理ゲートはＡＮＤゲートであり、前記第２の論理ゲートはＯＲゲートであることを特徴とする請求項１乃至４のいずれか１項に記載のノイズ除去回路。
前記ＡＮＤゲートの出力と前記第３のトランジスタのゲート電極の間に接続された第２の遅延回路と、前記ＯＲゲートの出力と前記第４のトランジスタのゲート電極の間に接続された第３の遅延回路を有することを特徴とする請求項５記載のノイズ除去回路。
前記第１及び第２のトランジスタのゲート電極には前記入力信号をインバータで反転した信号が入力されることを特徴とする請求項５又は６記載のノイズ除去回路。
前記第１及び第４のトランジスタは第１の電源と前記出力ノードの間に直列接続されたＰＭＯＳトランジスタであり、前記第２及び第３のトランジスタは前記出力ノードと第２の電源の間に接続されたＮＭＯＳトランジスタであり、前記第１の論理ゲートはＮＯＲゲートであり、前記第２の論理ゲートはＮＡＮＤゲートであることを特徴とする請求項１乃至４のいずれか１項に記載のノイズ除去回路。
第１の電源と出力ノードの間に直列接続された第１及び第２の第１導電型ＭＯＳトランジスタと、前記出力ノードと第２の電源の間に直列接続された第１及び第２の第２導電型ＭＯＳトランジスタと、入力信号を所定時間遅延させる遅延回路と、前記入力信号と前記遅延回路の出力信号が入力される第１及び第２の論理ゲートとを備える論理回路と、前記出力ノードの信号を保持するラッチ回路とを有し、前記第２の第１導電型ＭＯＳトランジスタは前記入力信号に応答して導通状態となり第１の論理レベルを前記出力ノードに出力するものであり、前記第１の第２導電型ＭＯＳトランジスタは前記入力信号に応答して導通状態となり第２の論理レベルを前記出力ノードに出力するものであり、前記第２の第２導電型ＭＯＳトランジスタは、前記第２の第１導電型ＭＯＳトランジスタが前記導通状態となった後の所定時間、前記第２の論理ゲートの出力信号に応答して非導通状態となるものであり、前記第１の第１導電型ＭＯＳトランジスタは、前記第１の第１導電型ＭＯＳトランジスタが前記導通状態となった後の所定時間、前記第１の論理ゲートの出力信号に応答して非導通状態となるものであることを特徴とするノイズ除去回路。
前記第１及び第２の第１導電型ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第１及び第２の第２導電型ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第１の論理ゲートはＯＲゲートであり、前記第２の論理ゲートはＡＮＤゲートであることを特徴とする請求項９記載のノイズ除去回路。
前記ＯＲゲートの出力と前記第１の第１導電型ＭＯＳトランジスタのゲートの間及び前記ＡＮＤゲートの出力と前記第２の第２導電型ＭＯＳトランジスタのゲートの間にそれぞれ遅延回路を有することを特徴とする請求項１０記載のノイズ除去回路。
前記第２の第１導電型ＭＯＳトランジスタのゲート及び前記第１の第２導電型ＭＯＳトランジスタのゲートに出力が接続されたインバータをさらに有し、このインバータの入力に前記入力信号が入力されることを特徴とする請求項９乃至１１のいずれか１項に記載のノイズ除去回路。
前記第１の論理ゲートがＮＡＮＤゲートであり、前記第２の論理ゲートがＮＯＲゲートであることを特徴とする請求項９記載のノイズ除去回路。