KR920008245Y1

KR920008245Y1 - 디지탈 노이즈 필터회로

Info

Publication number: KR920008245Y1
Application number: KR2019890017123U
Authority: KR
Inventors: 강정훈
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1989-11-20
Filing date: 1989-11-20
Publication date: 1992-11-14
Also published as: KR910010103U

Abstract

내용 없음.

Description

디지탈 노이즈 필터회로

제1도는 본 고안에 의한 디지탈 노이즈 필터회로의 블럭도.

제2도는 제1도의 논리수단의 상태방정식을 수행하기 위한 논리회로도.

제3도는 본 고안에 의한 디자탈 노이즈 필터회로의 일실시 회로도.

제4a도∼제4c도는 제3도의 동작을 설명하기 위한 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력단자 2 : 출력단자

3 : 전원공급단자 4 : 접속노드

10 : 지연수단 11, 13, 22, 23 : 인버터

12 : 적분기 20 : 논리수단

21 : 인버터래치회로 M1∼M4 : 모스트랜지스터

G1∼G4 : 논리게이트회로 R : 저항

C : 캐피시터

본 고안은 디지탈 노이즈 필터회로에 관한 것으로, 특히디지탈회로에 있어서 펄스성 노이즈를 차단하기 위한 디지탈 노이즈 필터회로에 관한 것이다.

C-MOS 집적회로는 소비전력이 작고 잡음여유가 크다는 등의 장점을 가지고 있으므로 현재 수요가 급증하고 있다. 예를들어 휴대용 전자계산기나 전자시계 등은 C-MOS LSI와 소비전력이 작은 액정표시소자(LCD)의 조합에 의해 보다 소형 경량화, 고성능화가 진행되고 있으며, 또는 논리소자로서의 C-MOS 집적회로의 품종의 다양화로 사용이 용이하고, 세컨드 소오스가 많기 때문에 공급의 불안이 없다. 이러한 C-MOS 집적회로의 특징을 인식하게 되어 급속히 각 방면으로 그 수요가 확대되어 가고 있다.

그러나, C-MOS 집적회로는 특유의 여러가지 트러블을 가지고 있다. 예를 들면 정전파괴, 래치업현상, 노이즈, 전원관계, 해저드 및 온도 기타등등의 트러블이 있다.

따라서, C-MOS 집적회로의 사용에 있어서는 상기 트러블에 대한 대책이 필요하며 이에 대한 여러가지 방책들이 널리 소개되고 있다.

또한 이러한 트러블에 대한 대책이 계속 연구 개발되고 있다.

본 고안의 목적은 상기와 같은 종래 기술의 요구에 부응하기 위한 디지탈 회로에 있어서, 펄스성 노이즈를 차단하기 위한 디지탈 노이즈 필터회로를 제공하는데 있다.

본 고안의 다른 목적은 회로구성이 간단한 디지탈 노이즈 필터회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 고안의 입력단자에 연결하여 소정 노이즈 차단펄스폭만큼 입력신호를 지연시키기 위한 지연수단과, 그리고 상기 입력단자에 일측 입력단자를 연결하고 상기 지연수단의 출력단자에 타측 입력단자를 연결하고 이 한쌍의 입력단자에 각각 입력되는 신호의 논리상태가 동일하면 현재 출력상태에 관계없이 입력신호의 논리상태를 출력하고 동일하지 않으면 현재 출력상태를 그대로 유지하는 논리수단을 구비한 것을 특징으로 한다.

첨부한 도면을 참조하여 본 고안의 일 실시예를 설명하면 다음과 같다.

제1도는 본 고안에 따른 디지탈 노이즈 필터회로의 블럭도이다.

제1도에 있어서, 입력단자(1)는 논리수단(20)의 일측 입력단자(A)에 연결하고, 또한 지연수단(10)을 통해서는 논리수단(20)의 타측 입력단자(B)에 연결한다. 상기 논리수단(20)의 출력단자(Q)는 출력단자(2)에 연결한다.

상기 지연수단(10)은 입력단자(1)에 가해지는 신호를 소정펄스폭만큼 지연시켜 상기 논리수단(20)에 공급하기 위한 것이다.

상기 논리수단(20)은 한 쌍의 입력단자(A)(B)에 가해지는 신호의 논리상태가 동일하면 출력단자(Q)에 현재 출력상태 Q(t)에 관계없이 입력신호의 논리상태를 출력하고, 동일하지 않으면 현재 출력상태를 그대로 유지하는 논리를 수행한다. 아래 <표1>은 상기 논리수단(20)의 진리표이다.

[표 1]

상기 진리표를 상태방정식으로 표현하면 다음과 같다.

Q(t+1)=A·B+B·Q(t)+A·Q(t)

제2도는 상기 상태방정식을 수행하는 일실시 논리회로도이다.

제2도에 있어서, 입력단자(A)는 제1앤드게이트(G1) 및 제3앤드게이트(G3)의 일측 입력단자에 연결하고 입력단자(B)는 제1앤드게이트(G1)의 타측 입력단자 및 제2앤드게이트(G2)의 일측 입력단자에 연결하며, 출력단자(Q)는 제2 및 제3앤드게이트(G2,G3)의 타측 입력단자에 각각 연결한다. 상기 제1 내지 제3앤드게이트(G1,G3)의 각 출력단자는 오아게이트(G4)의 각 입력단자에 연결하고 이 오아게이트(G4)의 출력단자는 논리수단(20)의 출력단자(Q)로 제공된다. 그러나 본 고안의 논리수단(20)을 상기 논리회로도에 따라 C-MOS로 구성하는 것은 복잡하고 비경제적이다.

제3도는 본 고안에 의한 디지탈 노이즈 필터회로의 바람직한 일실시 회로도이다. 제3도에서, 지연회로(10)는 통상의 적분기(12)의 입출력측에 각각 인버터(11)(13)를 연결한 것으로 적분기(12)의 저항(R) 및 캐패시터(C)의 시정수에 의해 입력신호를 적분하고 적분한 신호를 출력측 인버터(13)의 스레쉬 홀드전압(Vth)에 의해 파형 정형하여 소정 펄스폭 즉, 노이즈 차단 펄스폭만큼 지연된 신호를 출력하도록 된 것이다. 여기서 지연수단(10)은 입력신호를 소저 펄스폭만큼 지연시킬 수 있는 회로로 변경 가능함을 유의해야 한다.

논리수단(20)은 VDD전원공급단자(3)와 접속노드(4) 사이에 한쌍의 p채널 모스트랜지스터(M1, M2)를 직렬 연결하고 상기 접속노드(4)와 그라운드 사이에 한쌍의 n채널 모스트랜지스터(M3, M4)를 직결 연결한다. 상기 제1P채널 모스트랜지스터(M1) 및 제2 n채널 모스트랜지스터(M4)의 게이트에는 입력단자 A를 공동 접속하고 상기 제2 p채널 모스트랜지스터(M2) 및 제1 n채널 모스트랜지스터(M3)의 게이트에는 입력단자 B를 공통 접속한다. 또한, 상기 접속노드(4)와 출력단자(Q) 사이에는 한쌍의 인버터(22, 23)가 크로스 결합된 인버터 래치회로(21)를 연결한다.

제4a도 내지 제4c도는 제3도의 동작을 설명하기 위한 동작 타이밍도를 나타낸 것입니다.

제4a도는 제3도의 단자(1)에 인가되는 펄스를 나타내는 것이다.

제4a도에서 10nsec 이하의 펄스폭을 갖는 신호를 노이즈로 취급하고 10nsec 이상의 펄스폭을 갖는 신호를 정상신호로 간주한다. 또한 제3도의 지연수단(10)은 10nsec의 전파지연을 가진다고 가정한다. 즉 입력단자(1)이 로우상태를 유지하고 있다면, 단자(B)도 10nsec지연되어 로우상태를 유지한다.

제4b도는 단자(B)의 파형을 나타내는 것이다.

제4b도는 제4a도의 파형이 10nsec 지연된 것을 나타내고 있다.

제4c도는 단자(2)의 파형을 나타내는 것이다. 기간(t₁)전에는 단자(1)와 단자(8)의 신호가 로우 상태이므로 트랜지스터(M3,M4)는 오프되고 트랜지스터(M1,M2)는 온된다. 따라서, 단자(4)는 하이 상태가 되고 인버터 래치회로(21)의 출력단자(2)는 로우 상태가 된다. 또한, 인버터 래치회로(21)는 단자(4)의 신호를 래치한다. 기간(t₁)에는 단자(1)은 하이 상태가 되고 단자(B)는 로우 상태이므로 트랜지스터(M1, M3)는 오프되고 트랜지스터(M2,M4)는 온된다. 따라서 단자(4)는 "하이 임피던스" 상태가 되므로 인버터 래치회로(21)의 출력단자(2)는 바로전 기간의 출력신호를 그대로 유지한다. 기간(t₂)에는 단자(1)은 로우 상태가 되고 단자(B)는 하이상태가 되므로 트랜지스터(M2,M4)는 오프되고 트랜지스티(M1,M3)는 온된다. 따라서 단자(4)는 "하이 임피던스" 상태가 되므로 인버터 래치회로(21)는 기간(t₁)의 신호를 그대로 유지한다. 기간(t₃)에는 단자(1)의 로우상태가 되고 단자(B)가 로우 상태가 되므로 트랜지스터(M3,M4)는 오프되고 트랜지스터(M1,M2)는 온된다. 따라서, 단자(4)는 하이 상태가 되고 인버터 래치회로(21)의 출력단자(2)는 로우 상태가 된다. 기간(t₄)는 기간(t₁)과 동일한 상태로 단자(2)는 이전상태의 로우 상태 신호를 그대로 유지한다. 기간(t₅)는 단자(1)의 하이상태가 되고 단자(B)가 하이상태이므로 트랜지스터(M3,M4)는 온되고 트랜지스터(M1,M2)는 오프된다. 따라서 단자(4)는 로우상태가 되고 인버터 래치회로(21)의 출력단자(2)는 하이상태가 된다. 기간(t₆)는 단자(1)의 로우 상태이고 단자(B)가 하이 상태이므로 단자(2)는 이전상태를 하이 상태 신호를 그대로 유지한다. 기간(t₆)이후는 단자(1)이 로우 상태이고 단자(B)가 로우 상태이므로 단자(2)는 로우 상태로 떨어지게 된다.

제3도에 있어서, 입력단자(1)에 지연수단(10)의 시정수(RC)에 의한 펄스폭 이하의 신호가 입력되면 논리수단(20)의 입력단자(A, B)에 가해지는 신호의 논리상태가 서로 다르게 되므로 출력단자(Q)의 논리상태는 상술한 <표1>의 현상태(Q(t)를 유지한다.

즉, 입력단자(A)가 하이상태에서 논리수단(20)의 제2 n채널 MOS트랜지스터(M4)는 턴온되나, 입력단자(B)가 로우상태이므로 논리수단(20)의 제1 n채널 MOS트랜지스터(M3)는 오프상태이므로 접속노드(4)의 논리상태는 크로스 결합된 인버터 래치회로(21)를 통하여 출력단자(Q)의 논리상태와 반대되는 논리상태, 즉 하이이면 로우 또는 로우이면 하이를 유지하게 된다. 반대로, 입력단자(B)에 지연된 하이신호가 가해질때에는 입력단자(A)는 로우상태로 전환되어 있으므로 제2 n채널 모스트랜지스터(M4)는 턴오프된 상태에서 제1 n채널 모스트랜지스터(M3)가 턴온되게 되므로 출력단자(Q)의 논리상태는 변하지 않는다.

이때 제1 및 제2 p채널 모스트랜지스터(M1)(M2)는 입력단자(A,B)의 논리 상태가 동시에 로우일때 동시 턴온상태에 있게 되어 접속노드(4)가 하이 상태로 되므로 이 하이상태가 인버터래치(21)를 통해서 출력단자(Q)에 전달되고 이 출력단자(Q)의 논리상태는 로우상태로 유지한다.

만약, 지연수단(10)에서 설정된 차단펄스폭 이상의 입력신호가 가해지게 되면 논리수단(20)의 입력단자(A,B)의 논리상태가 동시에 하이상태로 되는 기간이 존재하므로 제1 및 제2 n채널 모스트랜지스터(M3, M4)가 동시에 턴온되는 기간이 존재하게 된다. 이때 접속노드(4)는 그라운드전위로 되어 이 그라운드전위가 크로스 결합된 인버터 래치회로(21)를 통해서 출력단자(Q)에 반전되어 나타나게 된다.

따라서 출력단자(Q)에는 소정 차단 펄스폭 이상의 입력신호만이 전달되게 된다.

이상과 같이 본 고안에서는 소정의 설정된 노이즈 차단 펄스폭 이하의 노이즈를 차단시킴으로써 디지탈회로의 노이즈 침입을 방지할 수 있다. 또한, 상술한 논리수단을 채용함으로써 회로구성을 간단화 시킬 수 있고 CMOS 집적회로의 구성을 용이하게 할 수 있다.

Claims

소정 노이즈 차단 펄스폭 만큼 입력신호를 지연시키는 지연수단 ; 입력신호를 수신하는 게이트 전극과 전원전압에 연결된 소오스 전극을 가진 제1PMOS트랜지스터 ; 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 지연수단으로 부터의 지연된 신호를 입력하는 게이트 전극을 가진 제2PMOS트랜지스터 ; 상기 제2PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 지연수단으로 부터의 지연된 신호를 입력하는 게이트 전극을 가진 제1NMOS트랜지스터 ; 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 상기 입력신호를 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 제2NMOS트랜지스터 ; 및 상기 제2PMOS트랜지스터와 제1NMOS트랜지스터의 공통 드레인 전극 연결되어 그 드레인 전극으로 부터 출력되는 신호를 반전하여 출력하여 그 출력신호를 래치하기 위한 래치수단을 구비한 것을 특징으로 하는 디지탈 노이즈 필터회로.
제1항에 있어서, 상기 래치수단은 상기 제1NMOS트랜지스터의 드레인 전극에 연결된 입력단자와 출력신호를 발생하는 출력단자를 가진 제1인버터와 상기 제1인버터의 출력단자에 연결된 입력단자와 상기 제1인버터의 입력단자에 연결된 출력단자를 가진 제2인버터로 구성된 것을 특징으로 하는 디지탈 노이즈 필터회로.