CN102324248B - 具低功耗的线或比对电路 - Google Patents

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Abstract

本发明公开了一种具低功耗的线或比对电路，借由输入表示“致能”的一输入致能信号以致能。该线或比对电路根据一控制信号与一周期脉冲信号，以产生一输出致能信号。当该周期脉冲信号表示“开启”时，若该输入致能信号代表“致能”且该控制信号代表“不禁能”，该输出致能信号代表“致能”；若该输入致能信号代表“致能”且该控制信号代表“禁能”，该输出致能信号代表“不致能”。该线或比对电路借由控制该周期脉冲信号的预定脉冲宽度，可及时断开高电位的电压源与低电位的电压源的连结，如此，可防止大电流以节省功耗。

Description

具低功耗的线或比对电路
技术领域
本发明是有关于一种线或比对电路(Wire-or matching circuit)，特别是有关于一种具低功耗的线或比对电路。
背景技术
在动态随机存取内存(Dynamic Random Access Memory，DRAM)中，线或比对电路可用来根据存取地址，判断欲存取的记忆单元是否为损坏的记忆单元。当线或比对电路判断存取地址与已知损坏的记忆单元的地址相同时，线或比对电路即会致能备用的记忆单元来取代已知损坏的记忆单元，以使DRAM可被正常存取。
请参考图1。图1是说明现有技术的线或比对电路100的示意图。线或比对电路100包含一输入反相器INV1、一输出反相器INV2，以及一禁能(disabling)模块110。输入反相器INV1的输入端I接收输入致能信号SENI，并根据禁能模块110的状态，以决定在输出反相器INV2的输出端O是否要产生输出致能信号SENO。此外，在线或比对电路100中，设定当输入致能信号SENI与输出致能信号SENO为逻辑“0”(低电位)时，输入致能信号SENI与输出致能信号SENO代表“致能”；当输入致能信号SENI与输出致能信号SENO为逻辑“1”(高电位)时，输入致能信号SENI与输出致能信号SENO代表“不致能”。
输入反相器INV1用来将输入致能信号SENI反相以据以输出中间信号SMI。输入反相器INV1包含晶体管QP1以及QN1。晶体管QP1可以一P型金氧半导体(Pchannel Metal Oxide Semiconductor，PMOS)晶体管来实施；晶体管QN1可以一N型金氧半导体(N channel Metal Oxide Semiconductor，NMOS)晶体管来实施。如图1所示，晶体管QP1的第一端1为输入反相器INV1的电源端PW1，耦接至电压源VDD；晶体管QP1的第二端2耦接至输入反相器INV1的输出端O；晶体管QP1的控制端(栅极)C耦接至输入反相器INV1的输入端I。晶体管QN1的第一端1耦接至输入反相器INV1的输出端O；晶体管QN1的第二端2为输入反相器INV1的电源端PW2，耦接至电压源VSS；晶体管QN1的控制端(栅极)C耦接至输入反相器INV1的输入端I。此外，电压源VDD提供电压VDD(高电位)；电压源VSS提供电压VSS(低电位，如地端)。当输入反相器INV1接收到代表“致能”(逻辑“0”、低电位)的输入致能信号SENI时，晶体管QP1导通，而使得输入反相器INV1的输出端O透过晶体管QP1而耦接至电压源VDD。因此，输入反相器INV1的输出端O上的电位被拉至高电位而输出代表逻辑“1”(高电位)的中间信号SMI；反之，当输入反相器INV1接收到代表“不致能”(逻辑“1”、高电位)的输入致能信号SENI时，晶体管QNI导通，而使得反相器INV1的输出端O透过晶体管QN1耦接至电压源VSS。因此，输入反相器INV1的输出端O上的电位被拉至低电位而输出代表逻辑“0”(低电位)的中间信号SMI。
输出反相器INV2用来将中间信号SMI反相并据以产生输出致能信号SENO。当中间信号SMI代表逻辑“1”(高电位)时，输出反相器INV2输出代表“致能”(逻辑“0”、低电位)的输出致能信号SENO；当中间信号SMI代表逻辑“0”(低电位)时，输出反相器INV2输出代表“不致能”(逻辑“1”、高电位)的输出致能信号SENO。
禁能模块110包含开关SW1～SWM。开关SW1～SWM的控制端C分别接收控制信号SC所包含的子控制信号SC1～SCM；开关SW1～SWM的第一端1皆耦接至输入反相器INV1的输出端O；开关SW1～SWM的第二端2皆耦接至电压源VSS。每个开关SW1～SWM皆会根据其所接收的子控制信号，而将开关的第一端1耦接至第二端2。举例而言，开关SW1～SWM是可以N型金氧半导体晶体管实施。因此，当子控制信号SCK为逻辑“1”(高电位)时，子控制信号SCK代表“开启”而使开关SWK的第一端1耦接至开关SWK的第二端2；当子控制信号SCK为逻辑“0”(低电位)时，子控制信号SCK代表“关闭”时而使开关SWK的第一端1不耦接至开关SWK的第二端2。
此外，当控制信号SC代表“禁能”时，代表在子控制信号SC1～SCM之中，至少有一子控制信号(如子控制信号SCK)代表“开启”。因此此时在禁能模块110中，对应于子控制信号SCK的开关SWK的第一端1会耦接至开关SWK的第二端2。如此，输入反相器INV1的输出端O，会透过开关SWK耦接至电压源VSS，造成中间信号SMI被电压源VSS拉至低电位而变成逻辑“0”。因此，当控制信号SC代表“禁能”时，禁能模块110会控制输入反相器INV1所输出的中间信号SMI代表逻辑“0”(低电位)。反之，当控制信号SC代表“不禁能”时，表示此时子控制信号SC1～SCM皆为“关闭”，因此开关SW1～SWM皆不导通。如此，禁能模块110不会影响中间信号SMI所代表的逻辑。
在线或比对电路100中，当输入致能信号SENI表示“致能”时，禁能模块110会根据控制信号SC，以决定是否要控制中间信号SMI所代表的逻辑，来禁能输出反相器INV2。举例而言，设此时于线或比对电路100中输入代表“致能”的输入致能信号SENI。若此时DRAM中欲存取的内存的地址与已知坏掉的内存的地址不相同，则控制信号SC会代表“禁能”。因此，无论输入反相器INV1所接收的输入致能信号SENI代表“致能”或“不致能”，禁能模块110会控制中间信号SMI所代表的逻辑为“0”，以禁能输出反相器INV2，而使输出反相器INV2输出“不致能”的输出致能信号SENO。如此，线或比对电路110不会致能备用的内存。反之，若此时DRAM中欲存取的内存的地址与已知坏掉的内存的地址相同，则控制信号SC会代表“不禁能”。因此禁能模块110不会影响中间信号SMI所代表的逻辑，而使得输出反相器INV2可在输入致能信号SENI代表“致能”(逻辑0)的情况下，根据代表逻辑“1”的中间信号SMI，输出代表“致能”的输出致能信号SENO。如此，线或比对电路110可致能备用的内存来取代坏掉的内存，以让DRAM可被正常存取。
请参考图2。图2为说明线或比对电路100于输入致能信号SENI代表“致能”且控制信号SC代表“禁能”(意即子控制信号SC1～SCM中至少有一子控制信号代表“开启”)时的内部控制信号的波形图。其中电流IL为图1中的反相器INV1的输出端O所输出的电流。设此时在子控制信号SC1～SCM之中，子控制信号SCK代表“开启”(逻辑“1”、高电位)。因此，输入反相器INV1的输出端O会透过开关SWK耦接至电压源VSS，且输入反相器INV1的输出端O会被电压源VSS拉至低电位而输出代表逻辑“0”的中间信号SMI。因此，输出反相器INV2会据以输出“不致能”的输出致能信号SENO。
然而，由于当输入致能信号SSNI代表“致能”(逻辑0、低电位)时，输入反相器INV1的输出端O会透过晶体管QP1耦接至电压源VDD。也就是说，此时电压源VDD会透过输入反相器INV1的晶体管QP1与开关SWK而耦接至电压源VSS。如此，电流IL会因为电压源VDD耦接至电压源VSS而变成大电流。由此可知，在现有技术的线或比对电路100中，当控制信号SC代表“禁能”且输入致能信号SENI代表“致能”时，电压源VDD会透过输入反相器INV1而耦接至电压源VSS，而产生大电流且导致高功耗，造成使用者极大的不便。
发明内容
本发明的目的在于提供一种具低功耗的线或比对电路。其能够及时断开输入反相器与电源的连接，来避免大电流的产生而造成的高功耗。
为实现本发明的目的而提供一种具低功耗的线或比对电路。该线或比对电路包含一输入反相器、一电源开关、一逻辑运算电路、一禁能模块，以及一输出反相器。该输入反相器，用来将一输入致能信号反相以据以产生一中间信号。该电源开关，耦接于该输入反相器与一第一电压源之间，用来根据一电源开关控制信号，以控制该第一电压源提供该输入反相器电能。当该电源开关控制信号表示开启时，该第一电压源透过该电源开关提供给该输入反相器电能。该逻辑运算电路，用来接收一周期脉冲信号与一输出致能信号并据以输出该电源开关控制信号。当该周期脉冲信号表示开启时，该电源开关控制信号表示开启；当该周期脉冲信号表示关闭且该输出致能信号表示不致能时，该电源开关控制信号表示关闭；当该周期脉冲信号表示关闭且该输出致能信号表示致能时，该电源开关控制信号表示开启。该周期脉冲信号每隔一预定周期表示开启且维持一预定脉冲宽度。该禁能模块，用来根据一控制信号，控制该中间信号表示一第一预定逻辑。当该控制信号表示禁能或该输入致能信号表示不致能时，该中间信号表示该第一预定逻辑；当该控制信号表示不禁能且该输入致能信号表示致能时，该中间信号表示一第二预定逻辑。该输出反相器，用来将该中间信号反相并据以产生该输出致能信号。当该中间信号代表该第一预定逻辑时，该输出致能信号表示不致能；当该中间信号代表该第二预定逻辑时，该输出致能信号表示致能。
该输入反相器包含：
一第一晶体管，包含：
一第一端，经由该电源开关耦接至该第一电压源；
一第二端，耦接至该输出反相器与该禁能模块，用来产生该中间信号；以及
一控制端，用来接收该输入致能信号；
其中当该输入致能信号表示致能时，该第一晶体管的该第一端是耦接至该第一晶体管的该第二端；以及
一第二晶体管，包含：
一第一端，耦接至该第一晶体管的该第二端；
一第二端，耦接至一第二电压源；以及
一控制端，用来接收该输入致能信号；
其中当该输入致能信号表示不致能时，该第二晶体管的该第一端是耦接至该第二晶体管的该第二端。
该禁能模块包含：
M个开关，用来根据M个子控制信号，控制该中间信号表示该第一预定逻辑；
其中该M个开关的一第K个开关包含：
一第一端，耦接至该第一晶体管的该第二端；
一第二端，耦接至该第二电压源；以及
一控制端，用来接收该M个子控制信号的一第K个子控制信号；
其中当该M个子控制信号的该第K个子信号表示开启时，该M个开关中的该第K个开关的该第一端耦接至该M个开关中的该第K个开关的该第二端；
其中M、K代表正整数，且1≤K≤M；
其中当该M个子控制信号的该第K个子控制信号表示开启时，该控制信号表示禁能；
其中当该M个子控制信号皆表示关闭时，该控制信号表示不禁能。
当该输入致能信号表示致能时，该输入致能信号为低电位；当该输入致能信号表示不致能时，该输入致能信号为高电位；当该输出致能信号表示致能时，该输出致能信号为低电位；当该输出致能信号表示不致能时，该输出致能信号为高电位；当该中间信号表示该第一预定逻辑，该中间信号为低电位；当该中间信号表示该第二预定逻辑，该中间信号为高电位。
该第一晶体管为P型金氧半导体晶体管，该第二晶体管为N型金氧半导体晶体管。
该M个开关皆为NMOS晶体管；当该M个子控制信号的该第K个子控制信号表示开启时，该M个子控制信号的该第K个子控制信号为高电位；当该M个子控制信号的该第K个子控制信号表示关闭时，该M个子控制信号的该第K个子控制信号为低电位。
当该输入致能信号表示致能时，该输入致能信号为高电位；当该输入致能信号表示不致能时，该输入致能信号为低电位；当该输出致能信号表示致能时，该输出致能信号为高电位；当该输出致能信号表示不致能时，该输出致能信号为低电位；当该中间信号表示该第一预定逻辑，该中间信号为高电位；当该中间信号表示该第二预定逻辑，该中间信号为低电位。
该第二晶体管为PMOS晶体管，该第一晶体管为NMOS晶体管。
该M个开关皆为PMOS晶体管；当该M个子控制信号的该第K个子控制信号表示开启时，该M个子控制信号的该第K个子控制信号为低电位；当该M个子控制信号的该第K个子控制信号表示关闭时，该M个子控制信号的该第K个子控制信号为高电位。
该逻辑运算电路为一正反器或一闩锁器。
该预定周期约等于该控制信号变化的周期。
为实现本发明的目的还另提供一种具低功耗的线或比对电路。该线或比对电路包含一输出端、一禁能模块，以及一电流控制电路。该输出端用来输出一输出致能信号。该禁能模块位于一第一参考电压与一控制输出端之间。该禁能模块包含多个开关。每一开关的一端耦接至该第一参考电压。每一开关的另一端耦接至该控制输出端。该输出致能信号的电位与该控制输出端的电位是反相。该电流控制电路耦接于该输出端、该控制输出点与一第二参考电压。该电流控制电路依据一周期频率信号与该输出致能信号，以选择性地切断该第二参考电压与该禁能模块之间的一漏电电流。
当该第二参考电压与该禁能模块之间具有该漏电电流时，该控制输出端的电位被拉至为该第一参考电压的电位。
该线或比对电路另包含一输出反相器，位于该控制输出端与该输出端之间，用以将该控制输出端的电位进行反相运算以产生该输出致能信号。
该电流控制电路包含：
一逻辑运算电路，用来接收该周期频率信号与该输出致能信号，以产生一电源开关控制信号；
一输入反相器，耦接至该控制输出端，该输入反相器用来将一输入致能信号反相；
一电源开关，耦接于该第二参考电压、该输入反相器与该逻辑运算电路，该电源开关根据该电源开关控制信号选择性地切断该第二参考电压与该输入反相器的耦接，以切断该第二参考电压与该禁能模块之间的漏电电流。
当该周期频率信号表示开启时，该电源开关控制信号表示开启；当该周期脉冲信号表示关闭且该输出致能信号表示不致能时，该电源开关控制信号表示关闭；当该周期脉冲信号表示关闭且该输出致能信号表示致能时，该电源开关控制信号表示开启；当该电源开关控制信号表示开启时，该电源开关不切断该第二参考电压与该输入反相器的耦接。
该禁能模块依据多个子控制信号，选择性地耦接该第一参考电压与该控制输出端。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为说明现有技术的线或比对电路的示意图；
图2为说明现有技术的线或比对电路于输入致能信号代表“致能”且控制信号代表“禁能”时的内部控制信号的波形图；
图3为说明根据本发明的第一实施例的线或比对电路的示意图；
图4为说明根据本发明的第一实施例的线或比对电路的工作原理的示意图；
图5为说明根据本发明的第二实施例的线或比对电路的示意图；
图6为说明根据本发明的第二实施例的线或比对电路的工作原理的示意图。
其中，附图标记
1                第一端
2                第二端
100、300、500    线或比对电路
110、320、520    禁能模块
310、510         逻辑运算电路
330、530                电流控制电路
C                       控制端
I                       输入端
IL                      电流
INV1、INV3、INV5        输入反相器
INV2、INV4、INV6        输出反相器
O、P0                   输出端
PCO                     控制输出端
PW1、PW2                电源端
QP1、QN1                晶体管
SC1～SCM、SCN1～SCNM    子控制信号
SCLK                    周期脉冲信号
SENI                    输入致能信号
SENO                    输出致能信号
SMI                     中间信号
SSWN、SSW               电源开关控制信号
SW1～SWM、SWN1～SWNM    开关
SWNVDD、SWVSS           电源开关
TP                      预定脉冲宽度
TS1、TS2                侦测周期
TS11、TS12、TS21、TS22  时段
VDD、VSS                电压源
具体实施方式
有鉴于此，本发明提供一种线或比对电路，于输入致能信号SENI代表“致能”且控制信号代表“禁能”时，根据代表“不致能”的输出致能信号，以及时断开输入反相器与电源的连接，来避免大电流的产生而造成的高功耗。
请参考图3。图3为说明根据本发明的第一实施例的线或比对电路300的示意图。线或比对电路300包含一输出端P0、一输出反相器INV4、一禁能模块320、以及一电流控制电路330。电流控制电路330包含一逻辑运算电路310、一输入反相器INV3，以及一电源开关SWNVDD。其中输入反相器INV3、输出反相器INV4以及禁能模块320的结构与工作原理分别与输入反相器INV1、输出反相器INV2以及禁能模块110类似，故不再赘述。输出端P0为输出反相器INV4的输出端O。也就是说，输出端P0用来产生输出致能信号SENO。此外，在图3中的PCO是表示一控制输出端，且控制输出端PCO耦接至输出反相器INV4的输入端I与输入反相器INV3的输出端O，且控制输出端PCO的电位与输出致能信号SENO的电位为反相。
电源开关SWNVDD耦接于输入反相器INV3与电压源VDD之间，其控制端C耦接于逻辑运算电路310的输出端，用来接收电源开关控制信号SSWN。电源开关SWNVDD用来根据电源开关控制信号SSWN，以控制电压源VDD是否提供输入反相器INV3电能。更明确地说，当电源开关控制信号SSWN代表“开启”时，电源开关SWNVDD的第一端1会耦接至电源开关SWNVDD的第二端2，以使电压源VDD能耦接至输入反相器INV3的电源端PW1，以提供反相器INV3电能；反之，当电源开关控制信号SSWN代表“关闭”时，电源开关SWNVDD的第一端1不耦接至电源开关SWNVDD的第二端2，如此，电压源VDD无法透过电源开关SWNVDD耦接至输入反相器INV3的电源端PW1，而不提供输入反相器INV3电能。此外，电源开关SWNVDD是可以一PMOS晶体管实施。如此，当电源开关控制信号SSWN为逻辑“0”(低电位)时，电源开关控制信号SSWN代表“开启”而使电源开关SWNVDD导通；当电源开关控制信号SSWN为逻辑“1”(高电位)时，电源开关控制信号SSWN代表“关闭”而使电源开关SWNVDD不导通。
逻辑运算电路310根据周期脉冲信号SCLK与输出致能信号SENO以输出电源开关控制信号SSWN。当逻辑运算电路310接收到表示“开启”的周期脉冲信号SCLK时，会输出代表“开启”的电源开关控制信号SSWN。反之，当周期脉冲信号SCLK表示“关闭”时，此时逻辑运算电路310所输出的电源开关控制信号SSWN是取决于输出致能信号SENO，若此时输出致能信号SENO代表“致能”，则逻辑运算电路310输出代表“开启”的电源开关控制信号SSWN；若此时输出致能信号SENO代表“不致能”，则逻辑运算电路310会输出代表“关闭”的电源开关控制信号SSWN。
由于当电源开关SWNVDD关闭时，电压源VDD不提供输入反相器INV3电能，此时即使输入代表“致能”的输入致能信号SENI与代表“不禁能”的控制信号SC，也无法使线或比对电路300产生代表“致能”的输出致能信号SENO。换句话说，当电源开关SWNVDD关闭时，线或比对电路300仅能产生代表“不致能”的输出致能信号SENO。当电源开关SWNVDD导通时，电压源VDD可提供输入反相器INV3电能。此时线或比对电路300类似线或比对电路100，输入代表“致能”的输入致能信号SENI可使线或比对电路300根据控制信号SC以产生对应逻辑的输出致能信号SENO。因此，本发明设计逻辑运算电路310每隔预定周期TS就会接收到表示“开启”的周期脉冲信号SCLK，以确保电源开关SWNVDD每隔预定周期TS就会导通，来使得线或比对电路300每隔预定周期TS就可根据控制信号SC以产生输出致能信号SENO。其中预定周期TS约等于控制信号SC的周期。如此一来，线或比对电路300可侦测到控制信号SC于每个周期的变化，而能根据输入致能信号SENI与控制信号SC，产生输出致能信号SENO。
请参考图4。图4为说明线或比对电路300的工作原理的示意图。在图4中，可分为侦测周期TS1与侦测周期TS2来说明。其中侦测周期TS1与TS2的时间长度皆等于预定周期TS。在侦测周期TS1中，设定输入致能信号SENI代表“致能”且控制信号SC代表“不禁能”；在侦测周期TS2中，设定输入致能信号SENI代表“致能”且控制信号SC代表“禁能”。
在侦测周期TS1的时段TS11中，逻辑运算电路310会接收到表示“开启”的周期脉冲信号SCLK，而据以输出表示“开启”的电源开关控制信号SSWN。其中时段TS11的时间长度是等于表示“开启”的周期脉冲信号SCLK的预定脉冲宽度TP。此时电源开关SWNVDD导通，因此电压源VDD会透过电源开关SWNVDD耦接至输入反相器INV3，以提供输入反相器INV3电能，来使输入反相器INV3可正常运作。由于此时控制信号SC代表“不禁能”，因此禁能模块320不会影响中间信号SMI所代表的逻辑。更明确地说，此时子控制信号SC1～SCM皆为“关闭”，因此禁能模块320的开关SW1～SWM皆不导通。换句话说，输入反相器INV3的输出端O无法透过禁能模块320的开关SW1～SWM而耦接至电压源VSS，而其上的电位亦不会被电压源VSS拉至低电位。如此，输入反相器INV3会根据代表“致能”(逻辑“0”、低电位)的输入致能信号SSNI，以输出代表逻辑“1”(高电位)的中间信号SMI，且输出反相器INV4会据以输出代表“致能”(逻辑“0”、低电位)的输出致能信号SENO。此外，禁能模块320的开关SW1～SWN皆不导通，因此电压源VDD不会耦接至电压源VSS。如此，线或比对电路300中不会有大电流的产生。
在侦测周期TS1的时段TS12中，周期脉冲信号SCLK表示“关闭”。此时逻辑运算电路310所输出的电源开关控制信号SSWN是取决于输出致能信号SENO。由于此时输出致能信号SENO代表“致能”，因此逻辑运算电路310仍会维持输出代表“开启”的电源开关控制信号SSWN。然而，禁能模块320的开关SW1～SWN皆不导通，因此电压源VDD仍不会耦接至电压源VSS。由此可知，当输入致能信号SENI代表“致能”且控制信号SC代表“不禁能”时，线或比对电路300的输入反相器INV3所输出的电流IL的大小为零，不会造成多余的功耗。
在侦测周期TS2的时段TS21中，逻辑运算电路310会接收到表示“开启”的周期脉冲信号SCLK，而据以输出表示“开启”的电源开关控制信号SSWN。其中时段TS21的时间长度是等于表示“开启”的周期脉冲信号SCLK的预定脉冲宽度TP。此时电源开关SWNVDD导通，因此电压源VDD会透过电源开关SWNVDD耦接至输入反相器INV3，以提供输入反相器INV3电能，来使输入反相器INV3可正常运作。由于此时子控制信号SCK代表“开启”，因此开关SWK导通，而使得输入反相器INV3的输出端O可透过开关SWK耦接至电压源VSS。换句话说，禁能模块320会借由电压源VSS将输入反相器INV3的输出端O上的电位拉至低电位而使输入反相器INV3输出代表逻辑“0”的中间信号SMI。如此，输出反相器INV4会根据代表逻辑“0”(低电位)的中间信号SMI以产生代表“不致能”(高电位)的输出致能信号SENO。
此外，由于在侦测周期TS2的时段TS21中，电源开关SWNVDD导通，且此时输入反相器INV3的晶体管QP1与开关SWK分别接收代表“致能”(逻辑“0”、低电位)的输入致能信号SENI与代表“开启”的子控制信号SCK而导通。因此电压源VDD会透过电源开关SWNVDD、输入反相器INV3的晶体管QP1与开关SWK而耦接至电压源VSS。如此，电流IL会因电压源VDD耦接至电压源VSS而变成大电流。此时电流IL为电压源VDD与禁能模块220之间的漏电电流。且由上述的说明可知，当电压源VDD与禁能模块320之间具有漏电电流IL时，表示此时控制输出端PCO透过禁能模块320耦接至电压源VSS，而使得控制输出端PCO的电位被拉至为电压源VSS的电位。
在侦测周期TS2的时段TS22中，周期脉冲信号SCLK表示“关闭”。因此此时电流控制电路330的逻辑运算电路310所输出的电源开关控制信号SSWN是取决于输出致能信号SENO。由于此时输出致能信号SENO代表“不致能”，因此逻辑运算电路310会输出代表“关闭”的电源开关控制信号SSWN。换句话说，逻辑运算电路310会关闭电源开关SWNVDD，以将输入反相器INV3与电压源VDD的连结断开，而使得电压源VDD不再耦接于电压源VSS。如此，电流IL会的大小会降为零。换句话说，电流控制电路330依据周期频率信号SCLK与输出致能信号SENO，可选择性地切断电压源VDD与禁能模块320之间的漏电电流。
由前述的说明可知，当输入致能信号SENI代表“致能”且控制信号SC代表“禁能”时，于时段TS21中，逻辑运算电路310会接收到表示“开启”的周期脉冲信号SCLK，而使得电源开关SWNVDD导通，造成电压源VDD耦接至电压源VSS，而产生大电流；然而，于时段TS22中，代表“不致能”的输出致能信号SENO会使逻辑运算电路310关闭电源开关SWNVDD，以将输入反相器INV3与电压源VDD的连结断开，而使得电压源VDD不再耦接于电压源VSS。因此，本发明可借由设计预定脉冲宽度TP的值，以使时段TS21的时间长度远小于时段TS22。如此，可减少线或比对电路300中电压源VDD耦接至电压源VSS的时间，以防止大电流与高功耗的产生。
此外，在线或比对电路300中，当输入致能信号SENI表示“不致能”时，无论控制信号SC表示“禁能”或表示“不禁能”，输入反相器INV3所输出的中间信号SMI的逻辑皆为“0”，而使得输出反相器INV4所产生的输出致能信号SENO表示“不致能”。
另外，在线或比对电路300中，逻辑运算电路310可用正反器(flip-flop)或闩锁器(latch)来实施。
请参考图5。图5为说明根据本发明的第二实施例的线或比对电路500的示意图。线或比对电路500用来根据输入致能信号SENI与控制信号SCN，以产生输出致能信号SENO。线或比对电路500包含一输出端P0、一输出反相器INV6、一禁能模块520、以及一电流控制电路530。电流控制电路530包含一逻辑运算电路510、一输入反相器INV5，以及一电源开关SWVSS。逻辑运算电路510、输入反相器INV5以及输出反相器INV6的结构与工作原理分别与输入反相器INV1、输出反相器INV2以及逻辑运算电路310类似，故不再赘述。输出端P0为输出反相器INV6的输出端O。也就是说，输出端P0用来产生输出致能信号SENO。此外，在图5中的PCO是表示控制输出端，且控制输出端PCO耦接至输出反相器INV6的输入端I与输入反相器INV5的输出端O，且控制输出端PCO的电位与输出致能信号SENO的电位为反相。相较于线或比对电路300的禁能模块320与电源开关SWNVDD，禁能模块520是耦接于电压源VDD与输入反相器INV3的输出端O之间，且电源开关SWVSS是耦接于输入反相器INV5与电压源VSS之间。此外在线或比对电路500中，当输入致能信号SENI与输出致能信号SENO为逻辑“1”(高电位)时，输入致能信号SENI与输出致能信号SENO代表“致能”；当输入致能信号SENI与输出致能信号SENO为逻辑“0”(低电位)时，输入致能信号SENI与输出致能信号SENO代表“不致能”。
电源开关SWVSS用来根据电源开关控制信号SSW，以控制电压源VSS是否提供输入反相器INV5电能。更明确地说，电源开关SWVSS的控制端C用来接收电源开关控制信号SSW。当电源开关控制信号SSW代表“开启”时，电源开关SWVSS的第一端1会耦接至电源开关SWVSS的第二端2，以使电压源VSS透过电源开关SWVSS耦接至输入反相器INV5的电源端PW2，以提供反相器INV5电能。反之，当电源开关控制信号SSW代表“关闭”时，电源开关SWVSS的第一端1不耦接至电源开关SWVSS的第二端2。如此，电压源VSS无法透过电源开关SWVSS耦接至输入反相器INV5的电源端PW2，而不提供反相器INV5电能。此外，电源开关SWVSS是可以NMOS晶体管实施。此时，当电源开关控制信号SSW为逻辑“1”(高电位)时，电源开关控制信号SSW是代表“开启”而可导通电源开关SWVSS；当电源开关控制信号SSW为逻辑“0”(低电位)时，电源开关控制信号SSW是代表“关闭”而可关闭电源开关SWVSS。
禁能模块520包含开关SWN1～SWNM。开关SWN1～SWNM的控制端C分别接收控制信号SCN所包含的子控制信号SCN1～SCNM，开关SWN1～SWNM的第一端1皆耦接至输入反相器INV5的输出端O，开关SWN1～SWNM的第二端2皆耦接至电压源VDD。与禁能模块320的开关SW1～SWM类似，每个开关SWN1～SWNM皆会根据其所接收的子控制信号，而将开关的第一端1耦接至第二端2。于禁能模块520中，开关SWN1～SWNM可以PMOS晶体管实施。因此，当子控制信号SCN1～SCNM为逻辑“0”(低电位)时，子控制信号SCN1～SCNM是代表“开启”而可导通开关SWN1～SWNM；当子控制信号SCN1～SCNM为逻辑“1”(高电位)时，子控制信号SCN1～SCNM是代表“关闭”而可导通开关SWN1～SWNM。
在禁能模块520中，当控制信号SCN代表“禁能”时，代表在子控制信号SCN1～SCNM之中，至少有一子控制信号(如SCNK)代表“开启”。因此此时在禁能模块520中，对应于子控制信号SCNK的开关SWNK会导通。如此，输入反相器INV5所输出的中间信号SMI会透过开关SWNK耦接至电压源VDD，造成输入反相器INV5的输出端O上的电位被拉至高电位而变成逻辑“1”。因此，当控制信号SCN代表“禁能”时，禁能模块520会控制输入反相器INV5所输出的中间信号SMI代表逻辑“1”(高电位)。反之，当控制信号SCN代表“不禁能”时，表示此时子控制信号SCN1～SCNM皆为“关闭”，因此开关SWN1～SWNM皆不导通。如此，禁能模块520不会影响中间信号SMI所代表的逻辑。
请参考图6。图6为说明线或比对电路500的工作原理的示意图。在图6中，可分为侦测周期TS1与侦测周期TS2来说明。其中侦测周期TS1与TS2的时间长度皆等于控制信号SCN的变化的预定周期TS。在侦测周期TS1中，设定输入致能信号SENI代表“致能”且控制信号SCN代表“不禁能”；在侦测周期TS2中，设定输入致能信号SENI代表“致能”且控制信号SCN代表“禁能”。
在侦测周期TS1的时段TS11中，逻辑运算电路510会接收到表示“开启”的周期脉冲信号SCLK，而据以输出表示“开启”的电源开关控制信号SSW。其中时段TS11的时间长度是等于表示“开启”的周期脉冲信号SCLK的预定脉冲宽度TP。此时开关SWNVDD导通，因此电压源VSS会透过电源开关SWVSS耦接至输入反相器INV5，以提供输入反相器INV5电能，来使输入反相器INV5可正常运作。由于此时控制信号SCN代表“不禁能”，因此禁能模块520不会影响中间信号SWI所代表的逻辑。更明确地说，此时子控制信号SCN1～SCNM皆为“关闭”，因此禁能模块520的开关SWN1～SWNM皆不导通。换句话说，输入反相器INV5的输出端O无法透过禁能模块520的开关SWN1～SWNM而耦接至电压源VDD，而其上的电位亦不会被电压源VDD拉至高电位。如此，输入反相器INV5会根据代表“致能”(逻辑“1”、高电位)的输入致能信号SENI，以输出代表逻辑“0”(低电位)的中间信号SMI，且输出反相器INV6会据以产生代表“致能”(逻辑“1”、高电位)的输出致能信号SENO。此外，禁能模块520的开关SWN1～SWNM皆不导通，因此电压源VSS不会耦接至电压源VDD。如此，线或比对电路500于此时不会有大电流的产生。
在侦测周期TS1的时段TS12中，周期脉冲信号SCLK表示“关闭”。此时逻辑运算电路510所输出的电源开关控制信号SSW是取决于输出致能信号SENO。由于此时输出致能信号SENO代表“致能”，因此逻辑运算电路510仍会维持输出代表“开启”的电源开关控制信号SSWN。然而，禁能模块520的开关SWN1～SWNM皆不导通，因此电压源VSS仍不会耦接至电压源VDD。由此可知，当输入致能信号SENI代表“致能”且控制信号SCN代表“不禁能”时，线或比对电路500的输入反相器INV5的输出端O上的电流IL的大小为零，不会造成多余的功耗。
在侦测周期TS2的时段TS21中，逻辑运算电路510会接收到表示“开启”的周期脉冲信号SCLK，而据以输出表示“开启”的电源开关控制信号SSW。其中时段TS21的时间长度是等于表示“开启”的周期脉冲信号SCLK的预定脉冲宽度TP。此时电源开关SWVSS导通，因此电压源VSS会透过电源开关SWVSS耦接至输入反相器INV5，以提供输入反相器INV5电能，来使输入反相器INV5可正常运作。由于此时子控制信号SCNK代表“开启”，因此开关SWNK导通，而使得输入反相器INV5的输出端O可透过开关SWNK耦接至电压源VDD。换句话说，禁能模块520会借由电压源VDD将输入反相器INV5的输出端O上的电位拉至高电位而使输入反相器INV5输出代表逻辑“1”的中间信号SMI。如此，输出反相器INV6会根据代表逻辑“1”(高电位)的中间信号SMI以输出代表“不致能”(低电位)的输出致能信号SENO。
此外，由于在侦测周期TS2的时段TS21中，电源开关SWVSS导通，且此时输入反相器INV5的晶体管QN1与开关SWNK分别接收代表“致能”(逻辑“1”、高电位)的输入致能信号SENI与代表“开启”的子控制信号SCNK而导通。因此电压源VSS会透过电源开关SWVSS、输入反相器INV5的晶体管QN1与开关SWNK而耦接至电压源VDD。如此，电流IL会因电压源VDD耦接至电压源VSS而变成大电流。此时电流IL是为电压源VSS与禁能模块520之间的漏电电流。且由上述的说明可知，当电压源VSS与禁能模块520之间具有漏电电流IL时，表示此时控制输出端PCO透过禁能模块520耦接至电压源VDD，而使得控制输出端PCO的电位被拉至为电压源VDD的电位。
在侦测周期TS2的时段TS22中，周期脉冲信号SCLK表示“关闭”。因此此时电流控制电路530的逻辑运算电路510所输出的电源开关控制信号SSW是取决于输出致能信号SENO。由于此时输出致能信号SENO代表“不致能”，因此逻辑运算电路510会输出代表“关闭”的电源开关控制信号SSW。换句话说，逻辑运算电路510会关闭电源开关SWVSS，以将输入反相器INV5与电压源VSS的连结断开，而使得电压源VSS不再耦接于电压源VDD。如此，电流IL会的大小会降为零。换句话说，电流控制电路530依据周期频率信号SCLK与输出致能信号SENO，可选择性地切断电压源VSS与禁能模块520之间的漏电电流。
由前述的说明可知，当输入致能信号SENI代表“致能”且控制信号SCN代表“禁能”时，于时段TS21中，逻辑运算电路510会接收到表示“开启”的周期脉冲信号SCLK，而使得电源开关SWVSS导通，造成电压源VSS耦接至电压源VDD，而产生大电流；然而，于时段TS22中，代表“不致能”的输出致能信号SENO会使逻辑运算电路510关闭电源开关SWVSS，以将输入反相器INV5与电压源VSS的连结断开，而使得电压源VSS不再耦接于电压源VDD。因此，本发明可借由设计预定脉冲宽度TP的值，以使时段TS21的时间长度远小于时段TS22。如此，可减少线或比对电路500中电压源VSS耦接至电压源VDD的时间，以防止大电流与高功耗的产生。
此外，在线或比对电路500中，当输入致能信号SENI表示“不致能”时，无论控制信号SCN表示“禁能”或表示“不禁能”，输入反相器INV5所输出的中间信号SMI的逻辑皆为“1”，而使得输出反相器INV6所产生的输出致能信号SENO表示“不致能”。
另外，在线或比对电路500中，逻辑运算电路510可用正反器(flip-flop)或闩锁器(latch)来实施。
综上所述，借由输入表示“致能”的输入致能信号，可致能本发明的线或比对电路，以使本发明的线或比对电路根据控制信号与周期脉冲信号，以产生输出致能信号。当周期脉冲信号表示“开启”时，此时若输入致能信号代表“致能”且控制信号代表“不禁能”，线或比对电路输出代表“致能”的输出致能信号；若输入致能信号代表“致能”且控制信号代表“禁能”，线或比对电路输出代表“不致能”的输出致能信号。且本发明的线或比对电路，借由控制表示“开启”的周期脉冲信号的预定脉冲宽度，可缩短电压源VDD耦接电压源VSS的时间，意即本发明的线或比对电路借由控制该周期脉冲信号的预定脉冲宽度，可及时断开高电位的电压源与低电位的电压源的连结，以防止大电流与高功耗的产生，带给使用者更大的方便。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种具低功耗的线或比对电路，其特征在于，包含：
一输入反相器，用来将一输入致能信号反相以据以产生一中间信号；
一电源开关，耦接于该输入反相器与一第一电压源之间，用来根据一电源开关控制信号，以控制该第一电压源提供该输入反相器电能；
其中当该电源开关控制信号表示开启时，该第一电压源透过该电源开关提供给该输入反相器电能；
一逻辑运算电路，用来接收一周期脉冲信号与一输出致能信号并据以输出该电源开关控制信号；
其中当该周期脉冲信号表示开启时，该电源开关控制信号表示开启；
其中当该周期脉冲信号表示关闭且该输出致能信号表示不致能时，该电源开关控制信号表示关闭；
其中当该周期脉冲信号表示关闭且该输出致能信号表示致能时，该电源开关控制信号表示开启；
其中该周期脉冲信号每隔一预定周期表示开启且维持一预定脉冲宽度；
一禁能模块，用来根据一控制信号，控制该中间信号表示一预定逻辑；
其中当该控制信号表示禁能或该输入致能信号表示不致能时，该中间信号表示一第一预定逻辑；
其中当该控制信号表示不禁能且该输入致能信号表示致能时，该中间信号表示一第二预定逻辑；以及
一输出反相器，用来将该中间信号反相并据以产生该输出致能信号；
其中当该中间信号代表该第一预定逻辑时，该输出致能信号表示不致能；
其中当该中间信号代表该第二预定逻辑时，该输出致能信号表示致能。
2.根据权利要求1所述的具低功耗的线或比对电路，其特征在于，该输入反相器包含：
一第一晶体管，包含：
一第一端，经由该电源开关耦接至该第一电压源；
一第二端，耦接至该输出反相器与该禁能模块，用来产生该中间信号；以及
一控制端，用来接收该输入致能信号；
其中当该输入致能信号表示致能时，该第一晶体管的该第一端是耦接至该第一晶体管的该第二端；以及
一第二晶体管，包含：
一第一端，耦接至该第一晶体管的该第二端；
一第二端，耦接至一第二电压源；以及
一控制端，用来接收该输入致能信号；
其中当该输入致能信号表示不致能时，该第二晶体管的该第一端是耦接至该第二晶体管的该第二端。
3.根据权利要求2所述的具低功耗的线或比对电路，其特征在于，该禁能模块包含：
M个开关，用来根据M个子控制信号，控制该中间信号表示该预定逻辑；
其中该M个开关的一第K个开关包含：
一第一端，耦接至该第一晶体管的该第二端；
一第二端，耦接至该第二电压源；以及
一控制端，用来接收该M个子控制信号的一第K个子控制信号；
其中当该M个子控制信号的该第K个子信号表示开启时，该M个开关中的该第K个开关的该第一端耦接至该M个开关中的该第K个开关的该第二端；
其中M、K代表正整数，且1≦K≦M；
其中当该M个子控制信号的该第K个子控制信号表示开启时，该控制信号表示禁能；
其中当该M个子控制信号皆表示关闭时，该控制信号表示不禁能。
4.根据权利要求3所述的具低功耗的线或比对电路，其特征在于，当该输入致能信号表示致能时，该输入致能信号为低电位；当该输入致能信号表示不致能时，该输入致能信号为高电位；当该输出致能信号表示致能时，该输出致能信号为低电位；当该输出致能信号表示不致能时，该输出致能信号为高电位；当该中间信号表示该第一预定逻辑，该中间信号为低电位；当该中间信号表示该第二预定逻辑，该中间信号为高电位。
5.根据权利要求4所述的具低功耗的线或比对电路，其特征在于，该第一晶体管为P型金氧半导体晶体管，该第二晶体管为N型金氧半导体晶体管。
6.根据权利要求4所述的具低功耗的线或比对电路，其特征在于，该M个开关皆为NMOS晶体管；当该M个子控制信号的该第K个子控制信号表示开启时，该M个子控制信号的该第K个子控制信号为高电位；当该M个子控制信号的该第K个子控制信号表示关闭时，该M个子控制信号的该第K个子控制信号为低电位。
7.根据权利要求3所述的具低功耗的线或比对电路，其特征在于，当该输入致能信号表示致能时，该输入致能信号为高电位；当该输入致能信号表示不致能时，该输入致能信号为低电位；当该输出致能信号表示致能时，该输出致能信号为高电位；当该输出致能信号表示不致能时，该输出致能信号为低电位；当该中间信号表示该第一预定逻辑，该中间信号为高电位；当该中间信号表示该第二预定逻辑，该中间信号为低电位。
8.根据权利要求7所述的具低功耗的线或比对电路，其特征在于，该第二晶体管为PMOS晶体管，该第一晶体管为NMOS晶体管。
9.根据权利要求7所述的具低功耗的线或比对电路，其特征在于，该M个开关皆为PMOS晶体管；当该M个子控制信号的该第K个子控制信号表示开启时，该M个子控制信号的该第K个子控制信号为低电位；当该M个子控制信号的该第K个子控制信号表示关闭时，该M个子控制信号的该第K个子控制信号为高电位。
10.根据权利要求1所述的具低功耗的线或比对电路，其特征在于，该逻辑运算电路为一正反器或一闩锁器。
11.根据权利要求1所述的具低功耗的线或比对电路，其特征在于，该预定周期约等于该控制信号变化的周期。
12.一种具低功耗的线或比对电路，其特征在于，包含：
一输出端，用来输出一输出致能信号；
一禁能模块，位于一第一参考电压与一控制输出端之间，该禁能模块包含多个开关，每一开关的一端耦接至该第一参考电压，每一开关的另一端耦接至该控制输出端；
其中该输出致能信号的电位与该控制输出端的电位为反相；以及
一电流控制电路，耦接于该输出端、该控制输出端与一第二参考电压，该电流控制电路依据一周期频率信号与该输出致能信号，以选择性地切断该第二参考电压与该禁能模块之间的一漏电电流；
其中该电流控制电路包含:一逻辑运算电路，用来接收该周期频率信号与该输出致能信号，以产生一电源开关控制信号；一输入反相器，耦接至该控制输出端，该输入反相器用来将一输入致能信号反相；一电源开关，耦接于该第二参考电压、该输入反相器与该逻辑运算电路，该电源开关根据该电源开关控制信号选择性地切断该第二参考电压与该输入反相器的耦接，以切断该第二参考电压与该禁能模块之间的漏电电流；当该周期频率信号表示开启时，该电源开关控制信号表示开启；当该周期频率信号表示关闭且该输出致能信号表示不致能时，该电源开关控制信号表示关闭；当该周期频率信号表示关闭且该输出致能信号表示致能时，该电源开关控制信号表示开启；当该电源开关控制信号表示开启时，该电源开关不切断该第二参考电压与该输入反相器的耦接。
13.根据权利要求12所述的具低功耗的线或比对电路，其特征在于，当该第二参考电压与该禁能模块之间具有该漏电电流时，该控制输出端的电位被拉至为该第一参考电压的电位。
14.根据权利要求12所述的具低功耗的线或比对电路，其特征在于，该线或比对电路包含一输出反相器，位于该控制输出端与该输出端之间，用以将该控制输出端的电位进行反相运算以产生该输出致能信号。
15.根据权利要求12所述的具低功耗的线或比对电路，其特征在于，该禁能模块依据多个子控制信号，选择性地耦接该第一参考电压与该控制输出端。
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