CN105322929B - 驱动电路的延迟控制电路、驱动电路以及其操作方法 - Google Patents

驱动电路的延迟控制电路、驱动电路以及其操作方法 Download PDF

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Abstract

本发明提供了一种驱动电路，包括串联连接的第一开关和第二开关、延迟生成电路和延迟控制电路。延迟生成电路和延迟控制电路连接至第一开关和第二开关的第一控制端和第二控制端。延迟生成电路被配置为根据输入信号和第一开关和第二开关的相继ON时间之间的延迟来交替导通第一开关和第二开关。延迟控制电路被配置为存储延迟设置，并且根据存储的设置、第一控制端处的第一电压以及第二控制端处的第二电压控制延迟生成电路，以生成延迟。本发明还公开了驱动电路的操作方法。

Description

驱动电路的延迟控制电路、驱动电路以及其操作方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及驱动电路及其操作方法。
背景技术
在许多应用中使用包括两个串联连接的开关的驱动电路。在这样的驱动电路中，由于可能的功耗、升高的工作温度和/或可能的故障，串联连接的开关均处于导通或击穿的状态，这种情况是需要关注的。为了防止击穿，在开关的相继ON时间内插入先断后通延迟从而确保在一个开关导通之前，另一个开关截止。这种延迟带来了进一步的问题，因为过度的延迟可能会降低效率而延迟不足则可能出现击穿。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种驱动电路，包括：第一开关和第二开关，所述第一开关和所述第二开关串联连接，所述第一开关包括第一控制端，所述第二开关包括第二控制端；延迟生成电路，连接至所述第一控制端和所述第二控制端，所述延迟生成电路被配置为根据输入信号和所述第一开关和所述第二开关的相继ON时间之间的延迟而交替地导通所述第一开关和所述第二开关；以及延迟控制电路，连接至所述第一控制端和所述第二控制端，所述延迟控制电路被配置为：存储所述延迟的设置，和根据存储的设置、所述第一控制端处的第一电压以及所述第二控制端处的第二电压控制所述延迟生成电路，以生成所述延迟。
在该驱动电路中，所述延迟控制电路还被配置为：根据所述第一电压和所述第二电压确定是否调节所述存储的设置，响应于调节所述存储的设置的第一判定，调节所述存储的设置，以及响应于不调节所述存储的设置的第二判定，保持所述存储的设置不变。
在该驱动电路中，所述第一判定表示所述第一开关和所述第二开关的死区情况或击穿情况，以及所述第二判断表示所述第一开关和所述第二开关无死区情况和无击穿情况。
在该驱动电路中，所述延迟控制电路没有与所述第一开关和所述第二开关之间的输出节点直接电连接。
在该驱动电路中，所述延迟控制电路包括：第一电路，被配置为响应于所述输入信号从第一状态至第二状态的第一转换，控制所述延迟生成电路以生成所述第一开关的ON时间和所述第二开关的相继ON时间之间的第一延迟；以及第二电路，被配置为响应于所述输入信号从第二状态至第一状态的第二转换，控制所述延迟生成电路以生成所述第二开关的ON时间和所述第一开关的相继ON时间之间的第二延迟，其中，所述第一电路被配置为独立于所述第二电路工作从而控制独立于所述第二延迟的所述第一延迟。
在该驱动电路中，所述第一电路被配置为：存储所述第一延迟的第一设置，和根据存储的第一设置、所述第一电压和所述第二电压，控制所述延迟生成电路以生成所述第一延迟，以及所述第二电路被配置为：存储所述第二延迟的第二设置，和根据存储的第二设置、所述第一电压和所述第二电压，控制所述延迟生成电路以生成所述第二延迟。
在该驱动电路中，所述延迟控制电路包括：信号预处理电路，被配置为由所述第一电压和所述第二电压生成以下信号：第一死区信号，对应于在所述输入信号从第一状态至第二状态的第一转换时，所述第一开关和所述第二开关的死区情况，第一击穿信号，对应于在所述第一转换时所述第一开关和所述第二开关的击穿情况，第二死区信号，对应于在所述输入信号从所述第二状态至所述第一状态的第二转换时，所述第一开关和所述第二开关的死区情况，第二击穿信号，对应于在所述第二转换时所述第一开关和所述第二开关的击穿情况。
在该驱动电路中，所述延迟控制电路还包括：延迟调节确定电路，连接至所述信号预处理电路并且被配置为生成以下信号：响应于所述第一死区信号或所述第一击穿信号的第一延迟调节信号，所述第一延迟调节信号表示是否调节第一延迟的第一设置，在所述第一转换时由所述延迟生成电路生成介于所述第一开关的ON时间和所述第二开关的相继ON时间之间的所述第一延迟，以及响应于所述第二死区信号或所述第二击穿信号的第二延迟调节信号，所述第二延迟调节信号表示是否调节第二延迟的第二设置，在所述第二转换时由所述延迟生成电路生成介于所述第二开关的ON时间和所述第一开关的相继ON时间之间的所述第二延迟。
在该驱动电路中，所述信号预处理电路还被配置为在将所述第一死区信号、所述第一击穿信号、所述第二死区信号以及所述第二击穿信号输出至所述延迟调节确定电路之前，加宽所述第一死区信号、所述第一击穿信号、所述第二死区信号以及所述第二击穿信号的脉宽。
在该驱动电路中，所述延迟控制电路还包括：延迟存储和调节电路，连接至所述延迟调节确定电路并且被配置为存储所述第一设置和所述第二设置，响应于所述第一延迟调节信号的第一电平，调节所述第一设置，而响应于所述第一延迟调节信号的第二电平，保持所述第一设置不变，以及响应于所述第二延迟调节信号的第一电平，调节所述第二设置，而响应于所述第二延迟调节信号的第二电平，保持所述第二设置不变。
根据本发明的另一方面，提供了一种延迟控制电路，包括：信号预处理电路，包括：第一输入端和第二输入端，被配置为连接至相应的第一开关和第二开关的相应的第一控制端和第二控制端，所述第一开关和所述第二开关被配置为根据输入信号的相应的第一状态和第二状态而交替导通，第一输出端，被配置为输出在所述输入信号从所述第一状态至所述第二状态的第一转换时，对应于所述第一开关和所述第二开关的死区情况的第一死区信号，和第二输出端，被配置为输出在所述第一转换时对应于所述第一开关和所述第二开关的击穿情况的第一击穿信号；第一锁存器，包括：第一输入端，连接至所述信号预处理电路的第一输出端，第二输入端，连接至所述信号预处理电路的第二输出端，和输出端；第一逻辑电路，包括：第一输入端，连接至所述第一锁存器的第一输入端，第二输入端，连接至所述第一锁存器的第二输入端，和输出端；以及第一计数器，包括：控制输入端，连接至所述第一锁存器的输出端，时钟输入端，连接至所述第一逻辑电路的输出端，和输出端，被配置为输出在所述第一转换时介于所述第一开关的ON时间和所述第二开关的相继ON时间之间的第一延迟的第一设置。
在该延迟控制电路中，所述第一逻辑电路包括：或门，包括：第一输入端和第二输入端，限定所述第一逻辑电路的相应的第一输入端和第二输入端，和输出端；以及延迟元件，包括：输入端，连接至所述或门的输出端，和输出端，限定所述第一逻辑电路的输出端。
在该延迟控制电路中，所述信号预处理电路还包括：第三输出端，被配置为输出在所述输入信号从所述第二状态至所述第一状态的第二转换时，对应于所述第一开关和所述第二开关的死区情况的第二死区信号，和第四输出端，被配置为输出在所述第二转换时，对应于所述第一开关和所述第二开关的击穿情况的第二击穿信号；所述延迟控制电路还包括：第二锁存器，包括：第一输入端，连接至所述信号预处理电路的第三输出端，第二输入端，连接至所述信号预处理电路的第四输出端，和输出端；第二逻辑电路，包括：第一输入端，连接至所述第二锁存器的第一输入端，第二输入端，连接至所述第二锁存器的第二输入端，和输出端；以及第二计数器，包括：控制输入端，连接至所述第二锁存器的输出端，时钟输入端，连接至所述第二逻辑电路的输出端，和输出端，被配置为输出在所述第二转换时介于所述第二开关的ON时间和所述第一开关的相继ON时间之间的第二延迟的第二设置。
在该延迟控制电路中，所述第二逻辑电路包括：或门，包括：第一输入端和第二输入端，限定所述第二逻辑电路的相应的第一输入端和第二输入端，和输出端；以及延迟元件，包括：输入端，连接至所述或门的输出端，和输出端，限定所述第二逻辑电路的输出端。
在该延迟控制电路中，所述信号预处理电路还包括：非对称反相器的至少一个级联，连接至所述信号预处理电路的第一输出端、第二输出端、第三输出端和第四输出端中的至少一个。
在该延迟控制电路中，所述非对称反相器的至少一个级联包括：第一非对称反相器，包括第一n沟道金属氧化物半导体(NMOS)晶体管和第一p沟道金属氧化物半导体(PMOS)晶体管，所述第一NMOS晶体管强于所述第一PMOS晶体管，以及第二非对称反相器，包括第二NMOS晶体管和第二PMOS晶体管，所述第二PMOS晶体管强于所述第二NMOS晶体管，所述第一非对称反相器和所述第二非对称反相器串联连接。
在该延迟控制电路中，所述信号预处理电路还包括：第一非反相缓冲器，包括：输入端，连接至所述信号预处理电路的第一输入端，和输出端；第一反相器，包括：输入端，连接至所述信号预处理电路的第一输入端，和输出端；第二非反相缓冲器，包括：输入端，连接至所述信号预处理电路的第二输入端，和输出端；第二反相器，包括：输入端，连接至所述信号预处理电路的第二输入端，和输出端；第三非反相缓冲器，包括：输入端，连接至所述信号预处理电路的第二输入端，和输出端；以及第三反相器，包括：输入端，连接至所述第三非反相缓冲器的输出端，和输出端。
在该延迟控制电路中，所述信号预处理电路还包括：第一与门，包括：第一输入端，连接至所述信号预处理电路的第一输入端，第二输入端，连接至所述第二反相器的输出端，第三输入端，连接至所述第三非反相缓冲器的输出端，和输出端，连接至所述信号预处理电路的第一输出端；第二与门，包括：第一输入端，连接至所述第一反相器的输出端，第二输入端，连接至所述第二非反相缓冲器的输出端，第三输入端，连接至所述第三非反相缓冲器的输出端，和输出端，连接至所述信号预处理电路的第二输出端；第三与门，包括：第一输入端，连接至所述第一非反相缓冲器的输出端，第二输入端，连接至所述第二反相器的输出端，第三输入端，连接至所述第三反相器的输出端，和输出端，连接至所述信号预处理电路的第三输出端；第四与门，包括：第一输入端，连接至所述第一反相器的输出端，第二输入端，连接至所述信号预处理电路的第二输入端，第三输入端，连接至所述第三反相器的输出端，和输出端，连接至所述信号预处理电路的第四输出端。
根据本发明的又一方面，提供了一种操作包括串联连接的第一开关和第二开关的驱动电路的方法，所述方法包括：监测用于当前周期内所述第一开关和所述第二开关的击穿情况和死区情况的相应的所述第一开关和所述第二开关的控制端处的第一电压和第二电压；响应于所述当前周期内存在所述击穿情况或所述死区情况，在后续周期内调节介于所述第一开关和所述第二开关的相继ON时间之间的延迟的设置；以及响应于所述当前周期内所述击穿情况和所述死区情况都不存在，保持所述设置不变。
在该方法中，在没有考虑来自输出节点以及来自连接至所述输出节点的外部电路的信号的情况下，执行所述监测，所述输出节点布置在所述第一开关和所述第二开关之间。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。需要指出的是，根据工业的标准实践，各种部件不是按照比例绘制。实际上，为了清楚讨论，可随意增大或减小各种部件的尺寸。
图1A是根据一些实施例的驱动电路的示意性电路图。
图1B是根据一些实施例的驱动电路中的电路工作的时序图。
图2A和图2B是根据一些实施例的延迟控制电路的示意图。
图3是根据一些实施例的延迟控制电路内的电路的示意性电路图。
图4A是根据一些实施例的延迟控制电路内的电路的示意性电路图。
图4B是根据一些实施例的延迟控制电路内的电路工作的时序图。
图5是根据一些实施例的延迟控制电路工作的时序图。
图6A和图6B是根据一些实施例的延迟生成电路的示意性电路图。
图7是根据一些实施例操作驱动电路的方法的流程图。
具体实施方式
以下发明提供了许多不同的实施例或实例以实现本发明主题的不同特征。以下描述了部件和布置的具体实例以简化本发明。当然这些只是实例而并非旨在限定本发明。例如，在下面的描述中，第一部件形成在第二部件上方或上可包括以直接接触的方式形成第一和第二部件的实施例，还可包括可在第一和第二部件之间形成附加部件，使得第一和第二部件不直接接触的实施例。而且，本发明在各个实施例中可能会重复参考标号和/或字母。这种重复是出于简化和清楚的目的，但其本身并不表明所讨论的各个实施例和/或配置之间的关系。
此外，当第一元件被描述为“连接”或“耦合”至第二元件时，这种描述包括第一元件和第二元件彼此直接连接或耦合的实施例，还包括第一元件和第二元件通过介于其中的一个或多个其他中间元件彼此间接地连接或耦合的实施例。在接下来的描述中，节点或线以及节点或线上相应的信号通常被称为利用该节点名。例如，本发明可交替使用VDD来表示电源电压节点和该节点处的电源电压。
图1A是根据一些实施例的驱动电路100的示意性电路图。驱动电路100包括第一开关110、第二开关120、延迟生成电路130和延迟控制电路140。
第一开关110和第二开关120串联地连接在第一电源电压节点VDD(此处称为“VDD”)和第二电源电压节点VSS(此处称为“VSS”)之间。第一开关110包括第一控制端HS，而第二开关120包括第二控制端LS。输出节点OUT被布置在第一开关110和第二开关120之间。负载IL连接至输出节点OUT。第一开关110响应于位于第一控制端HS处的第一电压(此处称为“GHS”)导通，以将输出接点拉至VDD。第一开关110是上拉器件，因此也被称为高端驱动器或高端开关。第二开关120响应于位于第二控制端LS处的第二电压(此处被称为“GLS”)导通，以将输出节点OUT拉至VSS。第二开关120是下拉器件，因而也被称为低端驱动器或低端开关。在图1A的具体结构中，第一开关110包括p沟道金属氧化物半导体(PMOS)晶体管MP1，而第二开关120包括n沟道金属氧化物半导体(NMOS)晶体管MN1。其他开关结构和/或晶体管类型都在不同实施例的范围内。
延迟生成电路130具有被配置为接收输入信号IN的第一输入端131、被配置为从延迟控制电路140接收延迟设置的第二输入端132、连接至第一控制端HS的第一输出端HS_GATE、以及连接至第二控制端LS的第二输出端LS_GATE。在至少一个实施例中，由脉宽调制电路提供输入信号IN。其他提供输入信号IN的电路都在不同实施例的范围内。
图1B是根据一些实施例的延迟生成电路130的工作的时序图。延迟控制电路140被配置为将第一电压GHS经过输出端HS_GATE输出至第一控制端HS，并且将第二电压GLS经过输出端LS_GATE输出至第二控制信号LS，从而根据输入信号IN交替导通第一开关110和第二开关120。例如，在周期Tc中，当输入信号IN为低(即，处于低电平L)时，第一电压GHS为低，从而使第一开关110的晶体管MP1导通，而第二电压GLS为低，并且使第二开关120的晶体管MN1截止。当输入信号IN为高(即，处于高电平H)时，第一电压GHS为高，并且使第一开关110的晶体管MP1截止，而第二电压GLS为高，并且使第二开关120的晶体管MN1导通。当第一开关110导通时，第一开关110的ON时间被表示为图1B中的133，而当第二开关120导通时，第二开关120的ON时间被表示为图1B中的134。当第一开关110的ON时间133和第二开关120的ON时间134在时间上重叠时，第一开关110和第二开关120都导通，从而会出现击穿。
为了防止击穿，在第一开关110和第二开关120的相继ON时间内插入延迟。例如，延迟生成电路130被配置为在第一开关110的ON时间和第二开关120的相继ON时间之间插入延迟135。延迟135使第二电压GLS的高电平H(即，ON时间134)相对于输入信号IN从低电平L至高电平H的转换136延迟。延迟生成电路130还被配置为在第二开关120的ON时间和第一开关110的相继ON时间之间插入延迟137。延迟137使第一电压GHS的低电平L(即，导通时间133)相对于输入信号从高电平H至低电平L的转换138延迟。将延迟135、137称为死区时间。死区时间越长，则驱动电路100的效率越低。死区时间越短，则击穿的可能性越高。根据由延迟控制电路140经由第二输入端132所提供的一个或多个延迟设置，通过延迟生成电路130生成死区时间或延迟135和137。在图1A的具体结构中，在第二输入端132处接收的延迟设置包括多位HS_DelayCtrl_bits以控制第一开关110的ON时间133的延迟137的长度，以及多位LS_DelayCtrl_bits以控制第二开关120的ON时间134的延迟135的长度。其他配置都在不同实施例的范围内。例如，在至少一个实施例中，共用的延迟设置由延迟控制电路140提供给延迟生成电路130，以控制延迟135和137这两者。参考图6A和图6B描述延迟生成电路130的示例性结构。
延迟控制电路140具有连接至第一控制端HS以接收第一电压GHS的第一输入端GHS，以及连接至第二控制端LS以接收第二电压GLS的第二输入端GLS。延迟控制电路140还具有连接至延迟生成电路130的第二输入端132的输出端142，以将用于相应延迟137和135的延迟设置HS_DelayCtrl_bits和LS_DelayCtrl_bits提供给延迟生成电路130的第二输入端132。将延迟控制电路140配置为存储延迟135和137的延迟设置。还将延迟控制电路140配置为根据存储的延迟设置、第一电压GHS和第二电压GLS控制延迟生成电路130，以生成延迟135和137。
在一些实施例中，将延迟控制电路140配置为监控第一电压GHS和第二电压GLS以用于击穿情况和死区情况。击穿情况对应于第一开关110和第二开关120的ON时间重叠。在正常工作中，通过插入延迟135和137来防止击穿情况。然而，由于一个或多个因素(诸如，延迟135和137长度不足、工艺/电压/温度(PVT)变化、电路瞬态条件等因素)，可能会发生击穿。一旦检测到击穿情况，延迟控制电路140调节延迟135和137的延迟设置中的至少一个，以增大相应的延迟(多个延迟)，直到延迟控制电路140不再检测到击穿情况。
死区情况对应于存在(或检测到)长度(或持续时间)大于最优值的延迟135或延迟137。在至少一个实施例中，最优值取决于驱动电路100的具体应用或规格，并且由延迟控制电路140的具体电路结构和/或灵敏度确定。例如，当延迟135和延迟137具有足够大的长度以致可被延迟控制电路140检测到时，延迟控制电路140确定(或者判定)存在死区情况。当延迟135和137具有的长度足够小以致不可被延迟控制电路140检测到(即使为了防止击穿，延迟135和137仍然存在)时，延迟控制电路140确定不存在死区情况。一旦检测到死区情况，延迟控制电路140调节延迟135和137的延迟设置中的至少一个以减小相应延迟(或多个延迟)，直到延迟控制电路140不再检测到死区情况。
一旦检测到不存在死区情况和不存在击穿情况，延迟控制电路140就确定延迟135和137是最优的并且保持延迟135和137的延迟设置不变。在至少一个实施例中，延迟控制电路140没有调节所实现的最优延迟设置，除非并且直到检测到死区情况或击穿情况。
在至少一个实施例中，与第一开关和第二开关的相继ON时间之间具有固定延迟的其他方法相比，延迟控制电路140的延迟设置的可调节性提供了一种或多种效果。例如，在具有固定延迟的其他方法中，没有改变延迟以弥补PVT变化和/或由于电路老化等因素而造成的变化的能力。因此，当选择大的固定延迟时，其他方法可能会出现多余的死区时间以及效率降低，或者当选择小的固定时间时，其他方法可能会出现增大的击穿可能性。根据一些实施例，通过当存在击穿情况时增大延迟，而当存在死区情况时减小延迟，延迟控制电路140的延迟设置的可调节性避免了所讨论的潜在问题中的一个或多个。
在至少一个实施例中，与第一开关和第二开关的相继ON时间之间存在自适应延迟的其他方法相比，在延迟控制电路140中存储延迟设置提供了一种或多种效果。例如，在具有自适应延迟的其他方法中，没有存储延迟设置。相反，基于逐周期(cycle-by-cycle)确定延迟，利用反馈回路延迟一个开关的ON信号，直到确认另一个开关截止。在高速应用中，这种循环回路的延迟可能变得多余，从而引起多余的死区时间。另外的潜在问题包括功耗。根据一些实施例，通过省略这种反馈循环，将延迟设置存储在延迟控制电路140内避免了所讨论的潜在问题中的一个或多个。
在至少一个实施例中，与第一开关和第二开关的相继ON时间之间具有动态延迟的其他方法相比，保持延迟控制电路140内的最优延迟设置不变的特征提供了一种或多种效果。例如，在具有动态延迟的其他方法中，延迟逐周期减小，直到发生击穿，然后，延迟逐周期增大，直到检测到多余的死区时间，然后重复该过程。因此，延迟每个周期都会发生变化。与具有所述动态变化的延迟的其他方法相比，至少一个实施例中的延迟控制电路140提供了更高的稳定性，因为一旦已实现最优死区信号，延迟很少发生改变。
如图1A所示，根据一些实施例，延迟控制电路140没有直接电连接至第一开关110和第二开关120之间的输出节点OUT。在至少一个实施例中，延迟控制电路140没有与从驱动电路100的负载端连接至输出节点OUT的任何外部电路直接电连接，并且延迟控制电路140不会受到来自输出节点OUT和/或来自位于驱动电路100的负载端的外部电路的信号、变化和/或瞬变的影响。因此，延迟控制电路140在检测击穿情况和/或死区情况时的感测精度和/或速度和/或带宽增大。对一个或多个实施例中优于其他方法(其中，死区检测电路连接至输出节点OUT或位于负载端处的外部电路)的延迟控制电路140的感测精度和/或速度和/或带宽的改进在以下情况下尤为显著：充电器件模式(CDM)箝位(clamp)和/或其他静电放电(ESD)器件连接至输出节点OUT。在一个或多个实施例中，将延迟控制电路140配置为与第一开关和第二开关的切换频率至少为100MHz的驱动电路100一起工作。在至少一个实施例中，延迟控制电路140被配置为与第一开关和第二开关的切换频率为200MHz的驱动电路100一起工作。
除了改进感测精度和/或速度和/或带宽之外，在一个或多个实施例中，没有与输出节点OUT和/或位于驱动电路100的负载端的外部电路直接电连接的延迟控制电路140还提供了一种或多种效果。例如，在至少一个实施例中，延迟控制电路140不易受到与连接至输出节点OUT的电感器相关的鸣震(ringring)和/或输出节点OUT处的其他异常情况的影响。此外，与死区检测电路连接至输出节点OUT的其他方法相比，在至少一个实施例中，延迟控制电路140的工作不依赖于输出节点OUT处的电流方向，从而导致更高的感测精度和/或更宽的应用范围。在一些实施例中，延迟控制电路140可与被配置为D类放大器、推挽式调节器、降压变换器的驱动电路一起工作。其他类型的驱动电路都在不同实施例的范围内。
图2A至图2B是根据一些实施例的延迟控制电路200的示意图。在至少一个实施例中，延迟控制电路200对应于参考图1A所述的驱动电路100中的延迟控制电路140。延迟控制电路200包括信号预处理电路210、延迟调节确定电路240和延迟存储和调节电路250。
信号预处理电路210被配置为接收第一电压GHS和第二电压GLS，并且由第一电压GHS和第二电压GLS生成第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE。第一死区信号DEADLH_WIDE对应于在从第二开关120(即，低端驱动器)至第一开关110(即，高端驱动器)的低至高的转换时，第一开关110和第二开关120的死区情况。在图1B的时序图中，第一死区信号DEADLH_WIDE对应于输入信号IN的转换138的延迟137。第一击穿信号SHOOTLH_WIDE对应于在从第二开关120至第一开关110的低至高的转换时，第一开关110和第二开关120的击穿情况。第二死区信号DEADHL_WIDE对应于在从第一开关110(即，高端驱动器)至第二开关120(即，低端驱动器)的高至低的转换时，第一开关110和第二开关120的死区情况。在图1B的时序图中，第二死区信号DEADHL_WIDE对应于输入信号IN的转换136的延迟135。第二击穿信号SHOOTHL_WIDE对应于当从第一开关110至第二开关120的高至低的转换时，第一开关110和第二开关120的击穿情况。第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE被输入至延迟调节确定电路240，以确定是否需要调节存储在延迟存储和调节电路250内的延迟设置。
在图2A和图2B中示出信号预处理电路210的示例性结构，该信号预处理电路210由第一电压GHS和第二电压GLS生成第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE。信号预处理电路210的其他结构都在不同实施例的范围内。
信号预处理电路210包括缓冲-反相-延迟电路220、四个与门AND1至AND4以及脉冲陡化-加宽电路(pulse sharper-widener circuit)230。信号预处理电路210还包括连接至第一控制端HS(图1A中)以接收第一电压GHS的第一输入端211，以及连接至第二控制端LS(图1A中)以接收第二电压GLS的第二输入端212。第一输入端211和第二输入端212也是图2A和图2B中缓冲-反相-延迟电路220的输入端。缓冲-反相-延迟电路220具有被配置为输出相应的信号GHSbuf、GHSinv、GLSbuf、GLSinv、GLS_DLY以及GLS_DLYinv的输出端214至219。参考图3描述信号GHSbuf、GHSinv、GLSbuf、GLSinv、GLS_DLY以及GLS_DLYinv。
图3是根据一些实施例的缓冲-反相-延迟电路220的示意电路图。缓冲-反相-延迟电路220包括第一非反相缓冲器DLY1、第一反相器INV2、第二非反相缓冲器DLY2、第二反相器INV0、第三非反相缓冲器DLY0以及第三反相器INV1。第一非反相缓冲器DLY1包括连接至信号预处理电路220的第一输入端211的输入端，以及连接至输出端214并且被配置为输出信号GHSbuf(其为第一电压GHS的缓冲信号)的输出端。第一反相器INV2包括连接至第一输入端211的输入端，以及连接至输出端215并且被配置为输出信号GHSinv(其为第一电压GHS的反相信号)的输出端。第二非反相缓冲器DLY2包括连接至信号预处理电路的第二输入端212的输入端，以及连接至输出端216并且被配置为输出信号GLSbuf(其为第二电压GLS的缓冲信号)的输出端。第二反相器INV0包括连接至第二输入端212的输入端，以及连接至输出端217并且被配置为输出信号GLSinv(其为第二电压GLS的反相信号)的输出端。第三非反相缓冲器DLY0包括连接至第二输入端212的输入端，以及连接至输出端218并且被配置为输出信号GLS_DLY(其为第二电压GLS的延迟信号)的输出端。第三反相器INV1包括连接至第三非反相缓冲器DLY0的输出端的输入端，以及连接至输出端219并且被配置为输出信号GLS_DLYinv(其为信号GLS_DLY的的反相信号)的输出端。
在至少一个实施例中，为了实现最优的处理速度，通过来自于相应的第一电压GHS和第二电压GLS的最小延迟，生成信号GHSbuf、GHSinv、GLSbuf和GLSinv。在至少一个实施例中，选择信号GHSbuf、GHSinv、GLSbuf和GLSinv的延迟，以使其足以用于在后面的逻辑电路(例如，将信号GHS buf、GHSinv、GLSbuf和GLSinv输入至其中的门AND1至AND4)的信号转换。例如，在一个或多个实施例中，来自于相应第一电压GHS和第二电压GLS的信号GHSbuf、GHSinv、GLSbuf和GLSinv的延迟均为100至200ps(微微秒)。在至少一个实施例中，通过相应的缓冲器或反相器使信号GHSbuf、GHSinv、GLSbuf、GLSinv、GLS_DLY以及GLS_DLYinv中的一个或多个的边沿陡化。
生成信号GLS_DLY和GLS_DLYinv以记录第二电压GLS和第二开关120之前的状态。该信息表明驱动电路100内的当前转换。例如，信号GLS_DLY的高电平(或逻辑“1”)表明第二电压GLS之前的状态为高，这意味着第二开关120过去为导通而现在正在变为截止，这转而意味着当前转换是低至高转换(即，从低端驱动器至高端驱动器)。信号GLS_DLY的低电平(或逻辑“0”)表明第二电压GLS之前的状态为低，这意味着第二开关120过去为截止而现在正在变为导通，这转而意味着当前转换为高至低转换(即，从高端驱动器至低端驱动器)。在至少一个实施例中，信号GLS_DLY和GLS_DLYinv的延迟均足够长以保持第二电压GLS之前的状态，直到完成信号GHSbuf、GHSinv、GLSbuf和GLSinv的相应脉冲。缓冲-反相-延迟电路220的所述结构是实例。用于缓冲-反相-延迟电路220的其它结构都在不同实施例的范围内。
再次参考图2A至图2B，门AND1具有连接至信号预处理电路210的第一输入端211以接收第一电压GHS的第一输入端A、连接至缓冲-反相-延迟电路220的输出端215以接收信号GLSinv的第二输入端B、连接至缓冲-反相-延迟电路220的输出端218以接收信号GLS_DLY的第三输入端C，以及被配置为输出信号DEAD_LH的输出端。当信号GLS_DLY为高时，这表明当前转换是低至高转换，高电平的信号GLS_DLY使得门AND1输出对应于图1B中延迟137的信号DEAD_LH。
门AND2具有连接至缓冲-反相-延迟电路220的输出端215以接收信号GHSinv的第一输入端A、连接至缓冲-反相-延迟电路220的输出端216以接收信号GLSbuf的第二输入端B、连接至缓冲-反相-延迟电路220的输出端218以接收信号GLS_DLY的第三输入端C，以及被配置为输出信号SHOOT_LH的输出端。当信号GLS_DLY为高时，这表明当前转换是低至高转换，高电平的信号GLS_DLY使得门AND2输出对应于当前低至高转换期间第一开关和第二开关的击穿情况的信号SHOOT_LH。
门AND3具有连接至信号预处理电路210的输出端214以接收信号GHSbuf的第一输入端A、连接至缓冲-反相-延迟电路220的输出端217以接收信号GLSinv的第二输入端B、连接至缓冲-反相-延迟电路220的输出端219以接收信号GLS_DLYinv的第三输入端C，以及被配置为输出信号DEAD_HL的输出端。当信号GLS_DLYinv为高时，这表明信号GLS_DLY为低并且当前转换是高至低转换，高电平的信号GLS_DLYinv使得门AND3输出对应于图1B中的延迟135的信号DEAD_HL。
门AND4具有连接至缓冲-反相-延迟电路220的输出端215以接收信号GHSinv的第一输入端A、连接至缓冲-反相-延迟电路220的第二输入端212以接收信号GLS的第二输入端B、连接至缓冲-反相-延迟电路220的输出端219以接收信号GLS_DLYinv的第三输入端C，以及被配置为输出信号SHOOT_HL的输出端。当信号GLS_DLYinv为高时，这表明信号GLS_DLY为低并且当前转换是高至低的转换，高电平信号GLS_DLYinv使得门AND4输出信号SHOOT_HL，该信号对应于当前高至低转换期间第一开关和第二开关的击穿情况。利用与门以生成信号DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL的所述结构是实例。其他用于生成信号DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL的结构都在不同实施例的范围内。
如本发明所讨论，从门AND1至AND4所输出的信号DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL对应于通过延迟控制电路200所检测到的死区和击穿情况。然而，在某些情况下，信号DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL的脉冲宽度很小(或窄)，使得如果将DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL直接提供给后面的逻辑电路(例如，延迟调节确定电路240)，则后面逻辑电路中的逻辑元件可能没有足够的时间来响应这样窄的脉冲，该窄脉冲将可能丢失，从而导致延迟控制电路200的性能和/或精度降低。为了解决这个潜在的问题，在一个或多个实施例中，延迟控制电路200包括脉冲陡化-加宽电路230。
脉冲陡化-加宽电路230包括输入端231至234以及输出端235至238。输入端231至234连接至相应门AND1至AND4的输出端以接收相应的信号DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL。脉冲陡化-加宽电路230被配置为加宽接收到的信号DEAD_LH、SHOOT_LH、DEAD_HL以及SHOOT_HL，并且将加宽后的脉冲输出至延迟调节确定电路240，加宽后的脉冲作为相应的第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE。由脉冲陡化-加宽电路230所提供的经过加宽的脉冲降低了延迟调节确定电路240中的逻辑元件没有足够的时间来检测存在的死区至击穿情况的可能性，从而增大了延迟控制电路200的灵敏度和/或精度。
图4A是根据一些实施例的脉冲陡化-加宽电路230的示意性电路图。脉冲陡化-加宽电路230包括至少一个非对称反相器的级联。例如，图4A中的脉冲陡化-加宽电路230包括四个非对称反相器的级联431至434。每个级联都包括与第二非对称反相器串联连接的第一非对称反相器。例如，级联431至434包括相应的第一非对称反相器INV11至INV14以及相应的第二非对称反相器INV3至INV6。第一非对称反相器INV11至INV14的输入端连接至脉冲陡化-加宽电路230的相应的输入端231至234。第一非对称反相器INV11至INV14的输出端连接至相应的第二非对称反相器INV3至INV6的输入端。第二非对称反相器INV3至INV6的输出端连接至脉冲陡化-加宽电路230的相应的输出端235至238。
第一非对称反相器INV11至INV14中的每个均包括弱于低端驱动器的高端驱动器。在一个或多个实施例中，高端驱动器包括PMOS晶体管，而低端驱动器包括强于该PMOS晶体管的NMOS晶体管。第二非对称反相器INV3至INV6中的每个都包括强于低端驱动器的高端驱动器。在一个或多个实施例中，高端驱动器包括PMOS晶体管，而低端驱动器包括弱于该PMOS晶体管的NMOS晶体管。其他非对称反相器结构都在不同实施例的范围内。
图4B是图4A中级联431的工作的时序图。其他级联432至434以类似的方式工作。如图4B所示，信号DEAD_LH具有窄脉宽。在示例性结构中，信号DEAD_LH的脉宽为约30ps。第一非对称反相器INV11将输入的信号DEAD_LH反相并且增大其脉宽，以在第一非对称反相器INV11的输出端435处输出中间信号。如图4B所示，中间信号435比信号DEAD_LH宽。在示例性的结构中，中间信号435的脉宽为约130ps。第二非对称反相器INV3使中间信号435反相并且进一步增大其脉宽。因此，输出的第一死区信号DEADLH_WIDE具有与输入的信号DEAD_LH相同的极性，但是具有更宽的脉宽。在示例性的结构中，第一死区信号DEADLH_WIDE的脉宽为约250ps，这是信号DEAD_LH的脉宽的约8倍。如本发明所讨论的，第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE的脉宽加宽使得延迟控制电路200检测到死区和/或击穿情况的精度和/或灵敏度提高。在至少一个实施例中，第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE中的一个或多个的边沿被相应的非对称反相器陡化，从而进一步改善了延迟控制电路200的性能。脉冲陡化-加宽电路230所述的结构和/或工作是实例。其他用于脉冲陡化-加宽电路230的结构和/或工作都在不同实施例的范围内。
返回至图2A至图2B，延迟调节确定电路240包括第一锁存器SR1、第二锁存器SR2、第一逻辑电路241以及第二逻辑电路242。第一锁存器SR1包括：连接至输出端235以接收第一死区信号DEADLH_WIDE的第一输入端RST(其为复位输入端)；连接至输出端236以接收第一击穿信号SHOOTLH_WIDE的第二输入端SET(其为置位输入端)；以及被配置为向延迟存储和调节电路250提供信号UP_LH的输出端Q。第一逻辑电路241包括连接至第一锁存器SR1相应的第一输入端RST和第二输入端SET的第一输入端和第二输入端；以及被配置为向延迟存储和调节电路250提供信号PULSE_LH的输出端。在图2A和图2B的具体结构中，第一逻辑电路241包括或门OR1和延迟元件DLY10。门OR1包括限定第一逻辑电路241相应的第一和第二输入端的第一输入端A和第二输入端B；以及连接至延迟元件DLY10的输入端的输出端。延迟元件DLY10的输出端限定了第一逻辑电路241的输出端。
第二锁存器SR2包括：连接至输出端237以接收第二死区信号DEADHL_WIDE的第一输入端RST(其为复位输入端)；连接至输出端238以接收第二击穿信号SHOOTHL_WIDE的第二输入端SET(其为置位输入端)；以及被配置为向延迟存储和调节电路250提供信号UP_HL的输出端Q。第二逻辑电路242包括：连接至第二锁存器SR2相应的第一输入端RST和第二输入端SET的第一输入端和第二输入端；以及被配置为向延迟存储和调节电路250提供信号PULSE_HL的输出端。在图2A和图2B的具体结构中，第二逻辑电路242包括或门OR2和延迟元件DLY20。门OR2包括限定第一逻辑电路242相应的第一和第二输入端的第一输入端A和第二输入端B；以及连接至延迟元件DLY20的输入端的输出端。延迟元件DLY20的输出端限定了第二逻辑电路242的输出端。延迟调节确定电路240的所述结构是实例。其他用于延迟调节确定电路240的结构都在不同实施例的范围内。
延迟存储和调节电路250包括第一计数器(即，Counter1)以及第二计数器(即，Counter2)。Counter1和Counter2是加/减计数器。Counter1具有连接至第一锁存器SR1的输出端的控制输入端UP_DNz；连接至第一逻辑电路241的输出端的时钟输入端CLK；以及被配置为输出对应于低至高转换的延迟137的第一延迟设置的输出端。第一延迟设置包括从Counter1的相应的输出端A_0、A_1、…A_N-1输出的多位HS_DelayCtrl_bits。Counter2具有连接至第二锁存器SR2的输出端的控制输入端UP_DNz；连接至第二逻辑电路242的输出端的时钟输入端CLK；以及被配置为输出对应于高至低转换的延迟135的第二延迟设置的输出端。第二延迟设置包括从Counter2的相应的输出端A_0、A_1、…A_N-1输出的多位LS_DelayCtrl_bits。延迟存储和调节电路250的所述结构是实例。其他用于延迟存储和调节电路250的结构都在不同实施例的范围内。
根据一些实施例的延迟控制电路200按照下文工作。对于当前周期内的低至高转换，低端驱动器(即，第二开关120)之前的ON状态通过信号GLS_DLY的高电平进行记录。因此，门AND1和AND2通过高电平信号GLS_DLY启动，而门AND3和AND4通过低电平信号GLS_DLYinv禁止。启动的门AND1和AND2输出相应的信号DEAD_LH和SHOOT_LH，通过脉冲陡化-加宽电路230将信号DEAD_LH和SHOOT_LH加宽并且将其输出为相应的第一死区信号DEADLH_WIDE和第一击穿信号SHOOTLH_WIDE。第一死区信号DEADLH_WIDE表明当前周期内的低至高转换期间第一开关和第二开关的死区情况，而第一击穿信号SHOOTLH_WIDE表明当前周期内的低至高转换期间第一开关和第二开关的击穿情况。当第一死区信号DEADLH_WIDE为高时，检测到存在死区情况，而当第一死区信号DEADLH_WIDE为低时，检测到不存在死区情况。当第一击穿信号SHOOTLH_WIDE为高时，检测到存在击穿情况，而当第一击穿信号SHOOTLH_WIDE为低时，检测到不存在击穿情况。
在存在死区情况或者击穿情况时，第一死区信号DEADLH_WIDE或第一击穿信号SHOOTLH_WIDE为高。因此，门OR1的输出为高，并且高电平脉冲由延迟元件DLY10提供给Counter1的输入端CLK。Counter1的输入端CLK处的高电平脉冲表明由延迟调节确定电路240确定用于低至高转换的第一延迟设置需要调节。通过第一锁存器SR1来表明如何调节第一延迟设置(即，增大或减小)。
例如，在存在死区情况下，第一死区信号DEADLH_WIDE为高，第一锁存器SR1的输入端RST为高，并且第一锁存器SR1将输出端Q切换至低电平。由第一锁存器SR1的输出端Q提供给Counter1的输入段UP_DNz的低电平信号UP_LH将Counter1切换至减计数模式。当高电平脉冲由延迟元件DLY10提供给Counter1的输入端CLK时，计数器将其计数减1，并且通过代表延迟控制电路140的第一延迟设置的HS_DelayCtrl_bits输出减去后的计数。延迟控制电路140减小对应于随后的周期内的低至高转换的延迟137。当死区情况继续存在于随后的周期或多个周期内的低至高转换时，重复该处理并且Counter1进一步减小第一延迟设置，每周期减1，从而延迟控制电路140进一步减小延迟137，直到不再检测到死区情况。在至少一个实施例中，由延迟元件DLY10提供的延迟足以用于Counter1执行计数操作。在示例性的结构中，由延迟元件DLY10提供的延迟是约100ps。
又例如，在存在击穿情况下，第一击穿信号SHOOTLH_WIDE为高，第一锁存器SR1的输入端SET为高，而且第一锁存器SR1将输出端Q切换至高电平。由第一锁存器SR1的输出端Q提供给Counter1的输入端UP_DNz的高电平信号UP_LH将Counter1切换至加计数模式。当高电平脉冲由延迟元件DLY10提供给Counter1的输入端CLK时，Counter1将其计数加1，并且通过代表延迟控制单元140的第一延迟设置的HS_DelayCtrl_bits输出增加后的计数。延迟控制单元140增大了对应于后续周期内低至高转换的延迟137。当击穿情况继续存在于后续周期或多个周期内的高至低转换时，重复该处理并且Counter1进一步增大第一延迟设置，每周期加1，从而延迟控制电路140进一步增大延迟137，直到不再检测到击穿情况。
在死区情况和击穿情况都不存在的情况下，第一死区信号DEADLH_WIDE和第一击穿信号SHOOTLH_WIDE都为低。因此，门OR1的输出为低，并且低电平脉冲由延迟元件DLY10提供给Counter1的输入端CLK。在Counter1的输入端CLK处的低电平脉冲表明通过延迟调节确定电路240确定不需要调节用于低至高转换的第一延迟设置。Counter1输出存储在延迟控制电路140的Counter1内的当前计数。延迟控制电路140保持对应于低至高转换的延迟137在后续周期内不变。
门AND1至AND2、脉冲陡化-加宽电路230内的相应的脉冲加宽电路、第一锁存器SR1、第一逻辑电路241和Counter1共同限定了第一电路，该第一电路被配置为控制低至高转换处的延迟137的第一延迟设置。门AND3至AND4、脉冲陡化-加宽电路230内的相应的脉冲加宽电路、第二锁存器SR2、第二逻辑电路242和Counter2共同限定了第二电路，该第二电路被配置为控制高至低转换处延迟135的第二延迟设置。在一个或多个实施例中，第二电路与第一电路的工作方式相似。在一些实施例中，第一电路被配置为独立于第二电路工作以控制延迟137的第一延迟设置，而与延迟135的第二延迟设置无关。
图5是根据一些实施例的延迟控制电路200工作的时序图。Counter1初始设置为最大计数“7”，“7”对应于如501所示的二进制代码“111”。作为延迟控制电路140的延迟设置输出最大计数“7”，从而生成相应的低至高转换处的最大延迟137。最大延迟137使得延迟控制电路200检测由第一死区信号DEADLH_WIDE 511所代表的死区情况，该第一死区信号DEADLH_WIDE 511引起Counter1的输出端CLK上的相应信号521。因此，Counter1通过减1计数将其计数调节为“6”，“6”对应于如502所示的二进制代码“110”。输出调节后的计数作为延迟控制电路140的延迟设置，从而减小下一周期内低至高转换处的延迟137。如503至506所示，通过Counter1每周期计数减1重复该工艺，形成第一死区信号DEADLH_WIDE512至515以及Counter1的输入端CLK上的相应的信号522至525。第一死区信号DEADLH_WIDE 511至515的脉宽随着Counter1计数减小而减小。当Counter1达到对应于二进制代码“010”的计数“2”时，第一死区信号DEADLH_WIDE消失，表示不再检测到死区情况。在随后的周期内通过延迟控制电路200保持计数“2”或低至高转换处的延迟137的延迟设置。
以类似于但独立于对延迟137的延迟设置的所述控制的方式来控制高至低转换处的延迟135的延迟设置。例如，Counter2最初设置为最大计数“7”，“7”对应于如501所示的二进制代码“111”。最大计数“7”导致由第二死区信号DEADHL_WIDE 561和Counter2的输入端CLK上的相应的信号581所代表的死区情况。如542至545所示，Counter2每周期都减1计数，形成第二死区信号DEADLH_WIDE 562至564以及Counter2的输入端CLK上的相应的信号582至584。第二死区信号DEADLH_WIDE561至564的脉宽随着Counter2计数减小而减小。当Counter2达到对应于二进制代码“011”的计数“3”时，不再检测到死区情况。在随后的周期内通过延迟控制电路200保持计数“3”或高至低转换的延迟135的延迟设置。所述的操作是实例。其他操作性的配置都在不同实施例的范围内。
图6A至图6B是根据一些实施例的延迟生成电路600的示意性电路图。在一些实施例中，延迟生成电路600对应于参考图1A所述的驱动电路100中的延迟生成电路130。延迟生成电路600包括用于控制延迟137的第一部分和用于控制延迟135的第二部分。在用于控制延迟137的第一部分中，延迟生成电路600包括第一延迟元件DLY_H1、DLY_H2，…，DLY_H_N-2以及DLY_H_N-1的级联，该第一延迟元件串联连接并且被配置为输出信号HDLY1、HDLY2、…、HDLY_N-1以及HDLY_N(它们是将输入信号IN逐渐增加的信号)。延迟信号HDLY1、HDLY2、…、HDLY_N-1以及HDLY_N被输入至数据选择器MUX_HS的相应的输入端X_0至X_N-1。数据选择器MUX_HS还具有连接至延迟控制电路140的输入端SEL_0至SEL_log2_N-1以接收用于控制低至高转换时的延迟137的HS_DelayCtrl_bits。数据选择器MUX_HS的输出Y和输入信号IN连接至与非门NAND0的输入端。门NAND0的输出连接至输出端HS_GATE，以将第一电压GHS提供给第一开关110的第一控制端HS。
HS_DelayCtrl_bits代表二进制代码，该二进制代码表示在数据选择器MUX_HS的输出端Y输出延迟信号HDLY1、HDLY2、…、HDLY_N-1以及HDLY_N中的哪一个。例如，当HS_DelayCtrl_bits代表二进制代码“010”(十进制数“2”)时，相应的延迟信号HDLY2通过数据选择器MUX_HS输出并且通过门NAND0与输入信号IN组合，以在输出端HS_GATE处输出第一电压GHS。由于延迟控制电路140的调节，当HS_DelayCtrl_bits代表减小的二进制代码“001”(十进制数“1”)时，另一相应的延迟信号HDLY1通过数据选择器MUX_HS输出并且通过门NAND0与输入信号IN组合，以在输出端HS_GATE处输出具有减小的延迟137的第一电压GHS。
在用于控制延迟135的第二部分中，延迟生成电路600包括第二延迟元件DLY_L1、DLY_L2、…、DLY_L_N-2以及DLY_L_N-1的级联，该第二延迟元件串联连接并且被配置为将信号LDLY1、LDLY2、…、LDLY_N-1以及LDLY_N输出至数据选择器MUX_LS的相应的输入端X_0至X_N-1。数据选择器MUX_LS还具有连接至延迟控制电路140的输入端SEL_0至SEL_log2_N-1，以接收用于控制高至低转换时的延迟135的LS_DelayCtrl_bits。数据选择器MUX_LS的输出Y和输入信号IN连接至或非门NOR0的输入端。门NOR0的输出端连接至输出端LS_GATE，以将第二电压GLS提供给第二开关120的第二控制端LS。用于控制延迟135的第二部分的工作类似于用于控制延迟137的第一部分的工作。所述的延迟生成电路130的结构和/或操作是实例。其他用于延迟生成电路130的结构和/或操作都在不同实施例的范围内。
图7是根据一些实施例操作驱动电路的方法700的流程图。在至少一个实施例中，通过本发明所述的延迟控制电路140或延迟控制电路200执行方法700。
在操作715中，监测用于击穿情况和死区情况的相应的第一开关和第二开关的控制端上的第一和第二电压。例如，如本发明所述，信号预处理电路210使用第一电压GHS和第二电压GLS生成对应于死区情况和击穿情况的第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE。
在操作725中，确定是否存在死区情况或击穿情况。例如，如本发明所述，将第一死区信号DEADLH_WIDE、第一击穿信号SHOOTLH_WIDE、第二死区信号DEADHL_WIDE以及第二击穿信号SHOOTHL_WIDE提供给延迟调节确定电路240，以用于确定是否存在死区情况和/或击穿情况。
在操作735中，响应于确定存在死区情况或击穿情况，调节用于相应低至高转换或高至低转换的延迟设置。例如，当第一死区信号DEADLH_WIDE具有对应于存在死区情况的高电平时，调节相应延迟137的延迟设置以减小延迟137。
在操作745中，响应于确定不存在死区情况并且不存在击穿情况，保持用于相应的低至高转换或高至低转换的延迟设置。例如，如本发明所述，当第一死区信号DEADLH_WIDE和第一击穿信号SHOOTLH_WIDE都为低电平时，相应延迟137的延迟设置不变。
在操作755中，根据延迟设置生成相应的延迟。例如，如本发明所述，当在操作735中调节延迟设置时，将调节后的延迟设置输出至延迟生成电路130，以将调节后的延迟插入相应的第一电压GHS或第二电压GLS内。如本发明所述，当在操作745中保持延迟设置，将保持的延迟设置输出至延迟生成电路130，以将与之前周期相同的延迟插入到当前周期的相应的第一电压GHS或第二电压GLS内。
在一些实施例中，在操作715中监测第一电压GHS和第二电压GLS而没有考虑来自输出节点OUT和/或来自驱动电路的负载端上的外部电路的任何信号。
以上方法的实施例示出了示例性操作，但是它们不必按照所示顺序来执行。根据本发明实施例的精神和范围，可适当地添加、替代、改变顺序和/或删除操作。结合不同特征和/或不同实施例的实施例都在本发明的范围内，并且本领域的技术人员在审阅各个实施例以后，这些实施例将更明显。
一些实施例通过监测驱动电路内的高端开关和低端开关的控制端，而没有采用反馈电路或来自开关之间的输出节点和/或来自负载端处的外部电路的信号，提供了一种用于驱动电路内死区最优化的延迟控制电路。因此，根据一些实施例的延迟控制电路实现了改善响应时间，而没有受到来自负载端处的负面效果和/或输出节点OUT处的电流方向的影响。一些实施例提供了被配置为改善信号质量并且加宽信号脉宽的延迟控制电路。因此，根据一些实施例的延迟控制电路的灵敏度和/或精度得到改善，这转而又使得延迟控制电路在具有非常高的切换速度(例如，约200MHz)的驱动电路内工作。一些实施例提供了一种兼具延迟可调节性和稳定性的延迟控制电路，其中，当达到最优延迟时，除非检测到死区情况或击穿情况，否则保持最优延迟不变。
在一些实施例中，一种驱动电路包括：串联连接的第一开关和第二开关；延迟生成电路；以及延迟控制电路。第一开关包括第一控制端，而第二开关包括第二控制端。延迟生成电路连接至第一控制端和第二控制端。延迟生成电路被配置为根据输入信号以及根据第一开关和第二开关的相继ON时间之间的延迟，交替地导通第一开关和第二开关。延迟控制电路连接至第一控制端和第二控制端。延迟控制电路被配置为存储延迟设置，并且根据存储的设置、第一控制端处的第一电压以及第二控制端处的第二电压控制延迟生成电路，以生成延迟。
在一些实施例中，一种延迟控制电路包括信号预处理电路、第一锁存器、第一逻辑电路以及第一计数器。信号预处理电路包括第一输入端和第二输入端，以及第一输出端和第二输出端。第一和第二输入端被配置为连接至相应的第一开关和第二开关的相应的第一和第二控制端。第一开关和第二开关被配置为根据输入信号的相应的第一状态和第二状态而交替导通。第一输出端被配置为输出对应于在输入信号从第一状态转换至第二状态的第一转换时第一开关和第二开关的死区情况的第一死区信号。第二输出端被配置为输出对应于在第二转换时第一开关和第二开关的击穿情况的第一击穿信号。第一锁存器包括连接至信号预处理电路的第一输出端的第一输入端、连接至信号预处理电路的第二输出端的第二输入端以及输出端。第一逻辑电路包括连接至第一锁存器的第一输入端的第一输入端、连接至第一锁存器的第二输入端的第二输入端以及输出端。第一计数器包括连接至第一锁存器的输出端的控制输入端、连接至第一逻辑电路的输出端的时钟输入端以及输出端，该输出端被配置为在第一转换时，输出第一开关的ON时间和第二开关的相继ON时间之间的第一延迟的第一设置。
在一些实施例中，一种操作包括串联连接的第一开关和第二开关的驱动电路的方法包括监测相应第一开关和第二开关的控制端处的第一电压和第二电压以用于当前周期内的第一开关和第二开关的击穿情况和死区情况。该方法还包括响应于当前周期内存在击穿情况或死区情况，对后续周期内第一开关和第二开关的相继ON时间之间的延迟的设置进行调节。该方法还包括响应于当前周期内不存在击穿情况和死区情况，保持设置不变。
以上概括了几个实施例的特征使得本领域的技术人员可更好的理解本发明的各方面。本领域的技术人员应该理解，可容易使用本发明作为基础来设计和修改其他工艺和结构，以用于实现与本发明所介绍的实施例相同的目的和/或取得相同的有益效果。本领域的技术人员还应该意识到，这种等同构造并没有偏离本发明的精神和范围，因此，在没有背离本发明的精神和范围的情况下，他们在本发明中可做出各种修改、替换以及变化。

Claims (19)

1.一种驱动电路，包括：
第一开关和第二开关，所述第一开关和所述第二开关串联连接，所述第一开关包括第一控制端，所述第二开关包括第二控制端；
延迟生成电路，连接至所述第一控制端和所述第二控制端，所述延迟生成电路被配置为根据所述延迟生成电路的输入信号和所述第一开关和所述第二开关的相继ON时间之间的延迟而交替地导通所述第一开关和所述第二开关；以及
延迟控制电路，连接至所述第一控制端和所述第二控制端，所述延迟控制电路被配置为：
存储所述延迟的设置，和
根据存储的设置、所述第一控制端处的第一电压以及所述第二控制端处的第二电压控制所述延迟生成电路，以生成所述延迟；
所述延迟控制电路包括：
第一电路，被配置为响应于所述延迟生成电路的输入信号从高电平状态至低电平状态的第一转换，控制所述延迟生成电路以生成所述第一开关的ON时间和所述第二开关的相继ON时间之间的第一延迟；
以及
第二电路，被配置为响应于所述延迟生成电路的输入信号从低电平状态至高电平状态的第二转换，控制所述延迟生成电路以生成所述第二开关的ON时间和所述第一开关的相继ON时间之间的第二延迟，
其中，所述第一电路被配置为独立于所述第二电路工作从而控制独立于所述第二延迟的所述第一延迟。
2.根据权利要求1所述的驱动电路，其中，
所述延迟控制电路还被配置为：
根据所述第一电压和所述第二电压确定是否调节所述存储的设置，
响应于调节所述存储的设置的第一判定，调节所述存储的设置，
以及
响应于不调节所述存储的设置的第二判定，保持所述存储的设置不变。
3.根据权利要求2所述的驱动电路，其中，
所述第一判定表示所述第一开关和所述第二开关的死区情况或击穿情况，以及
所述第二判定表示所述第一开关和所述第二开关无死区情况和无击穿情况。
4.根据权利要求1所述的驱动电路，其中，
所述延迟控制电路没有与所述第一开关和所述第二开关之间的输出节点直接电连接。
5.根据权利要求1所述的驱动电路，其中，
所述第一电路被配置为：
存储所述第一延迟的第一设置，和
根据存储的第一设置、所述第一电压和所述第二电压，控制所述延迟生成电路以生成所述第一延迟，以及
所述第二电路被配置为：
存储所述第二延迟的第二设置，和
根据存储的第二设置、所述第一电压和所述第二电压，控制所述延迟生成电路以生成所述第二延迟。
6.根据权利要求1所述的驱动电路，其中，所述延迟控制电路包括：
信号预处理电路，被配置为由所述第一电压和所述第二电压生成以下信号：
第一死区信号，对应于在所述延迟生成电路的输入信号从高电平状态至低电平状态的第一转换时，所述第一开关和所述第二开关的死区情况，
第一击穿信号，对应于在所述第一转换时所述第一开关和所述第二开关的击穿情况，
第二死区信号，对应于在所述延迟生成电路的输入信号从所述低电平状态至所述高电平状态的第二转换时，所述第一开关和所述第二开关的死区情况，
第二击穿信号，对应于在所述第二转换时所述第一开关和所述第二开关的击穿情况。
7.根据权利要求6所述的驱动电路，其中，所述延迟控制电路还包括：
延迟调节确定电路，连接至所述信号预处理电路并且被配置为生成以下信号：
响应于所述第一死区信号或所述第一击穿信号的第一延迟调节信号，所述第一延迟调节信号表示是否调节第一延迟的第一设置，在所述第一转换时由所述延迟生成电路生成介于所述第一开关的ON时间和所述第二开关的相继ON时间之间的所述第一延迟，以及
响应于所述第二死区信号或所述第二击穿信号的第二延迟调节信号，所述第二延迟调节信号表示是否调节第二延迟的第二设置，在所述第二转换时由所述延迟生成电路生成介于所述第二开关的ON时间和所述第一开关的相继ON时间之间的所述第二延迟。
8.根据权利要求7所述的驱动电路，其中，
所述信号预处理电路还被配置为在将所述第一死区信号、所述第一击穿信号、所述第二死区信号以及所述第二击穿信号输出至所述延迟调节确定电路之前，加宽所述第一死区信号、所述第一击穿信号、所述第二死区信号以及所述第二击穿信号的脉宽。
9.根据权利要求7所述的驱动电路，其中，所述延迟控制电路还包括：
延迟存储和调节电路，连接至所述延迟调节确定电路并且被配置为
存储所述第一设置和所述第二设置，
响应于所述第一延迟调节信号的第一电平，调节所述第一设置，而响应于所述第一延迟调节信号的第二电平，保持所述第一设置不变，
以及
响应于所述第二延迟调节信号的第一电平，调节所述第二设置，而响应于所述第二延迟调节信号的第二电平，保持所述第二设置不变。
10.一种驱动电路，包括延迟生成电路和延迟控制电路，其中，
所述延迟生成电路被配置为根据所述延迟生成电路的输入信号以及第一开关和第二开关的相继ON时间之间的延迟而交替地导通所述第一开关和所述第二开关；
所述延迟控制电路包括：
信号预处理电路，包括：
第一输入端和第二输入端，被配置为连接至相应的第一开关和第二开关的相应的第一控制端和第二控制端，所述第一开关和所述第二开关被配置为根据所述延迟生成电路的输入信号的相应的第一状态和
第二状态而交替导通，
第一输出端，被配置为输出在所述延迟生成电路的输入信号从所述第一状态至所述第二状态的第一转换时，对应于所述第一开关和所述第二开关的死区情况的第一死区信号，和
第二输出端，被配置为输出在所述第一转换时对应于所述第一开关和所述第二开关的击穿情况的第一击穿信号；
第一锁存器，包括：
第一输入端，连接至所述信号预处理电路的第一输出端，
第二输入端，连接至所述信号预处理电路的第二输出端，和
输出端；
第一逻辑电路，包括：
第一输入端，连接至所述第一锁存器的第一输入端，
第二输入端，连接至所述第一锁存器的第二输入端，和
输出端；以及
第一计数器，包括：
控制输入端，连接至所述第一锁存器的输出端，
时钟输入端，连接至所述第一逻辑电路的输出端，和
输出端，被配置为输出在所述第一转换时介于所述第一开关的ON时间和所述第二开关的相继ON时间之间的第一延迟的第一设置。
11.根据权利要求10所述的驱动电路，其中，所述第一逻辑电路包括：
或门，包括：
第一输入端和第二输入端，相当于所述第一逻辑电路的相应的第一输入端和第二输入端，和
输出端；以及
延迟元件，包括：
输入端，连接至所述或门的输出端，和
输出端，相当于所述第一逻辑电路的输出端。
12.根据权利要求10所述的驱动电路，其中，
所述信号预处理电路还包括：
第三输出端，被配置为输出在所述延迟生成电路的输入信号从所述第二状态至所述第一状态的第二转换时，对应于所述第一开关和所述第二开关的死区情况的第二死区信号，和
第四输出端，被配置为输出在所述第二转换时，对应于所述第一开关和所述第二开关的击穿情况的第二击穿信号；
所述延迟控制电路还包括：
第二锁存器，包括：
第一输入端，连接至所述信号预处理电路的第三输出端，
第二输入端，连接至所述信号预处理电路的第四输出端，和
输出端；
第二逻辑电路，包括：
第一输入端，连接至所述第二锁存器的第一输入端，
第二输入端，连接至所述第二锁存器的第二输入端，和
输出端；以及
第二计数器，包括：
控制输入端，连接至所述第二锁存器的输出端，
时钟输入端，连接至所述第二逻辑电路的输出端，和
输出端，被配置为输出在所述第二转换时介于所述第二开关的ON时间和所述第一开关的相继ON时间之间的第二延迟的第二设置。
13.根据权利要求12所述的驱动电路，其中，所述第二逻辑电路包括：
或门，包括：
第一输入端和第二输入端，相当于所述第二逻辑电路的相应的第一输入端和第二输入端，和
输出端；以及
延迟元件，包括：
输入端，连接至所述或门的输出端，和
输出端，相当于所述第二逻辑电路的输出端。
14.根据权利要求12所述的驱动电路，其中，所述信号预处理电路还包括：
非对称反相器的至少一个级联，连接至所述信号预处理电路的第一输出端、第二输出端、第三输出端和第四输出端中的至少一个。
15.根据权利要求14所述的驱动电路，其中，所述非对称反相器的至少一个级联包括：
第一非对称反相器，包括第一n沟道金属氧化物半导体(NMOS)晶体管和第一p沟道金属氧化物半导体(PMOS)晶体管，所述第一n沟道金属氧化物半导体晶体管的驱动能力强于所述第一p沟道金属氧化物半导体晶体管，以及
第二非对称反相器，包括第二n沟道金属氧化物半导体晶体管和第二p沟道金属氧化物半导体晶体管，所述第二p沟道金属氧化物半导体晶体管的驱动能力强于所述第二n沟道金属氧化物半导体晶体管，所述第一非对称反相器和所述第二非对称反相器串联连接。
16.根据权利要求12所述的驱动电路，其中，所述信号预处理电路还包括：
第一非反相缓冲器，包括：
输入端，连接至所述信号预处理电路的第一输入端，和
输出端；
第一反相器，包括：
输入端，连接至所述信号预处理电路的第一输入端，和
输出端；
第二非反相缓冲器，包括：
输入端，连接至所述信号预处理电路的第二输入端，和
输出端；
第二反相器，包括：
输入端，连接至所述信号预处理电路的第二输入端，和
输出端；
第三非反相缓冲器，包括：
输入端，连接至所述信号预处理电路的第二输入端，和
输出端；以及
第三反相器，包括：
输入端，连接至所述第三非反相缓冲器的输出端，和
输出端。
17.根据权利要求16所述的驱动电路，其中，所述信号预处理电路还包括：
第一与门，包括：
第一输入端，连接至所述信号预处理电路的第一输入端，
第二输入端，连接至所述第二反相器的输出端，
第三输入端，连接至所述第三非反相缓冲器的输出端，和
输出端，连接至所述信号预处理电路的第一输出端；
第二与门，包括：
第一输入端，连接至所述第一反相器的输出端，
第二输入端，连接至所述第二非反相缓冲器的输出端，
第三输入端，连接至所述第三非反相缓冲器的输出端，和
输出端，连接至所述信号预处理电路的第二输出端；
第三与门，包括：
第一输入端，连接至所述第一非反相缓冲器的输出端，
第二输入端，连接至所述第二反相器的输出端，
第三输入端，连接至所述第三反相器的输出端，和
输出端，连接至所述信号预处理电路的第三输出端；
第四与门，包括：
第一输入端，连接至所述第一反相器的输出端，
第二输入端，连接至所述信号预处理电路的第二输入端，
第三输入端，连接至所述第三反相器的输出端，和
输出端，连接至所述信号预处理电路的第四输出端。
18.一种操作包括串联连接的第一开关和第二开关以及与所述第一开关和所述第二开关的相应控制端连接的延迟生成电路的驱动电路的方法，所述方法包括：
监测用于当前周期内所述第一开关和所述第二开关的击穿情况和死区情况的相应的所述第一开关和所述第二开关的所述控制端处的第一电压和第二电压；
响应于所述当前周期内存在所述击穿情况或所述死区情况，在后续周期内调节介于所述第一开关和所述第二开关的相继ON时间之间的延迟的设置，其中，第一电路响应于所述延迟生成电路的输入信号从高电平状态至低电平状态的第一转换，控制以生成所述第一开关的ON时间和所述第二开关的相继ON时间之间的第一延迟，并且第二电路响应于所述延迟生成电路的输入信号从低电平状态至高电平状态的第二转换，控制以生成所述第二开关的ON时间和所述第一开关的相继ON时间之间的第二延迟，其中，所述第一电路被配置为独立于所述第二电路工作从而控制独立于所述第二延迟的所述第一延迟；以及
响应于所述当前周期内所述击穿情况和所述死区情况都不存在，保持所述设置不变。
19.根据权利要求18所述的方法，其中，
在没有考虑来自输出节点以及来自连接至所述输出节点的外部电路的信号的情况下，执行所述监测，所述输出节点布置在所述第一开关和所述第二开关之间。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231573B2 (en) * 2014-05-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Delay controlling circuit for driving circuit, driving circuit having delay controlling circuit, and method of operating driving circuit
JP6486139B2 (ja) * 2015-02-23 2019-03-20 ローム株式会社 デッドタイム調整回路
US10765146B2 (en) * 2016-08-08 2020-09-08 Rai Strategic Holdings, Inc. Boost converter for an aerosol delivery device
CN108336895B (zh) * 2017-01-18 2021-03-19 半导体组件工业公司 Dc-dc转换器、dc-dc功率转换系统及方法
CN110446287B (zh) * 2018-05-04 2022-02-25 佛山市顺德区美的电热电器制造有限公司 电烹饪器具及电烹饪器具的igbt控制装置、方法
CN109787466B (zh) * 2019-01-21 2020-09-15 电子科技大学 一种预测式死区时间生成电路
KR102624455B1 (ko) * 2019-04-16 2024-01-11 에스케이하이닉스 주식회사 구동 회로 및 이를 포함하는 광 송신기
US10855270B1 (en) 2019-10-14 2020-12-01 Silanna Asia Pte Ltd Adaptive control of non-overlapping drive signals
CN113157045B (zh) 2020-01-22 2023-10-24 台湾积体电路制造股份有限公司 电压调节器电路和方法
CN111817545B (zh) * 2020-07-24 2022-03-18 深圳市海浦蒙特科技有限公司 驱动死区检测电路、尖峰吸收电路以及开关管保护电路
WO2023188626A1 (ja) * 2022-03-28 2023-10-05 ローム株式会社 ドライブ回路及びドライブ装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4641231A (en) * 1985-12-06 1987-02-03 General Electric Company Apparatus and method for failure testing of a control turn-off semiconductor
CN1717869A (zh) * 2002-11-29 2006-01-04 皇家飞利浦电子股份有限公司 用于开关电路的驱动器和驱动方法
CN101694992A (zh) * 2009-10-21 2010-04-14 电子科技大学 一种数字式自适应死区时间控制电路
CN101807105A (zh) * 2009-02-17 2010-08-18 鸿富锦精密工业（深圳）有限公司 时序控制电路
CN102843123A (zh) * 2012-08-31 2012-12-26 电子科技大学 一种高压驱动电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3773863B2 (ja) * 2001-07-19 2006-05-10 三菱電機株式会社 半導体装置
US7436160B2 (en) * 2004-02-19 2008-10-14 International Rectifier Corporation Half bridge adaptive dead time circuit and method
TW200838110A (en) * 2007-03-02 2008-09-16 Richtek Techohnology Corp Adaptive leading edge blanking circuit of switching mode power converter and method thereof
US8384365B2 (en) * 2007-06-15 2013-02-26 The Regents Of The University Of Colorado, A Body Corporate Multi-phase modulator
US20100045376A1 (en) 2008-08-25 2010-02-25 Eric Soenen Class d amplifier control circuit and method
US8120401B2 (en) * 2008-11-21 2012-02-21 L&L Engineering Llc Methods and systems for digital pulse width modulator
US8386829B2 (en) * 2009-06-17 2013-02-26 Macronix International Co., Ltd. Automatic internal trimming calibration method to compensate process variation
US8508207B2 (en) * 2010-10-29 2013-08-13 R2 Semiconductor Controlling a skew time of switches of a switching regulator
US8525559B2 (en) 2011-07-29 2013-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Non-overlap circuit
US8710873B2 (en) * 2012-06-30 2014-04-29 Infineon Technologies Austria Ag System and method for a driver circuit with a referenced control signal
US8493121B1 (en) * 2012-09-06 2013-07-23 Freescale Semiconductor, Inc. Reconfigurable flip-flop
US9231573B2 (en) * 2014-05-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Delay controlling circuit for driving circuit, driving circuit having delay controlling circuit, and method of operating driving circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4641231A (en) * 1985-12-06 1987-02-03 General Electric Company Apparatus and method for failure testing of a control turn-off semiconductor
CN1717869A (zh) * 2002-11-29 2006-01-04 皇家飞利浦电子股份有限公司 用于开关电路的驱动器和驱动方法
CN101807105A (zh) * 2009-02-17 2010-08-18 鸿富锦精密工业（深圳）有限公司 时序控制电路
CN101694992A (zh) * 2009-10-21 2010-04-14 电子科技大学 一种数字式自适应死区时间控制电路
CN102843123A (zh) * 2012-08-31 2012-12-26 电子科技大学 一种高压驱动电路

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Publication number Publication date
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KR20150137972A (ko) 2015-12-09
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