TWI436371B - 具低功耗之或線比對電路 - Google Patents

具低功耗之或線比對電路 Download PDF

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Description

具低功耗之或線比對電路
本發明係有關於一種或線比對電路(Wire-or matching circuit)，更明確地說，係有關於一種具低功耗之或線比對電路。
在動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)中，或線比對電路可用來根據存取位址，判斷欲存取之記憶單元是否為損壞的記憶單元。當或線比對電路判斷存取位址與已知損壞的記憶單元之位址相同時，或線比對電路即會致能備用的記憶單元來取代已知損壞的記憶單元，以使DRAM可被正常存取。
請參考第1圖。第1圖係為說明先前技術之或線比對電路100之示意圖。或線比對電路100包含一輸入反相器INV1 、一輸出反相器INV2 ，以及一禁能(disabling)模組110。輸入反相器INV1 之輸入端I接收輸入致能訊號SENI ，並根據禁能模組110之狀態，以決定在輸出反相器INV2 之輸出端O是否要產生輸出致能訊號SENO 。此外，在或線比對電路100中，設定當輸入致能訊號SENI 與輸出致能訊號SENO 為邏輯「0」(低電位)時，輸入致能訊號SENI 與輸出致能訊號SENO 代表「致能」；當輸入致能訊號SENI 與輸出致能訊號SENO 為邏輯「1」(高電位)時，輸入致能訊號SENI 與輸出致能訊號SENO 代表「不致能」。
輸入反相器INV1 用來將輸入致能訊號SENI 反相以據以輸出中間訊號SMI 。輸入反相器INV1 包含電晶體QP1 以及QN1 。電晶體QP1 可以一P型金氧半導體(P channel Metal Oxide Semiconductor,PMOS)電晶體來實施；電晶體QN1 可以一N型金氧半導體(N channel Metal Oxide Semiconductor,NMOS)電晶體來實施。如第1圖所示，電晶體QP1 之第一端1係為輸入反相器INV1 之電源端PW1 ，耦接至電壓源VDD ；電晶體QP1 之第二端2耦接至輸入反相器INV1 之輸出端O；電晶體QP1 之控制端(閘極)C耦接至輸入反相器INV1 之輸入端I。電晶體QN1 之第一端1耦接至輸入反相器INV1 之輸出端O；電晶體QN1 之第二端2係為輸入反相器INV1 之電源端PW2 ，耦接至電壓源VSS ；電晶體QN1 之控制端(閘極)C耦接至輸入反相器INV1 之輸入端I。此外，電壓源VDD 提供電壓VDD (高電位)；電壓源VSS 提供電壓VSS (低電位，如地端)。當輸入反相器INV1 接收到代表「致能」(邏輯「0」、低電位)之輸入致能訊號SENI 時，電晶體QP1 導通，而使得輸入反相器INV1 之輸出端O透過電晶體QP1 而耦接至電壓源VDD 。因此，輸入反相器INV1 之輸出端O上之電位被拉至高電位而輸出代表邏輯「1」(高電位)之中間訊號SMI ；反之，當輸入反相器INV1 接收到代表「不致能」(邏輯「1」、高電位)之輸入致能訊號SENI 時，電晶體QN1 導通，而使得反相器INV1 之輸出端O透過電晶體QN1 耦接至電壓源VSS 。因此，輸入反相器INV1 之輸出端O上之電位被拉至低電位而輸出代表邏輯「0」(低電位)之中間訊號SMI 。
輸出反相器INV2 用來將中間訊號SMI 反相並據以產生輸出致能訊號SENO 。當中間訊號SMI 代表邏輯「1」(高電位)時，輸出反相器INV2 輸出代表「致能」(邏輯「0」、低電位)之輸出致能訊號SENO ；當中間訊號SMI 代表邏輯「0」(低電位)時，輸出反相器INV2 輸出代表「不致能」(邏輯「1」、高電位)之輸出致能訊號SENO 。
禁能模組110包含開關SW1 ~SWM 。開關SW1 ~SWM 之控制端C分別接收控制訊號SC 所包含之子控制訊號SC1 ~SCM ；開關SW1 ~SWM 之第一端1皆耦接至輸入反相器INV1 之輸出端O；開關SW1 ~SWM 之第二端2皆耦接至電壓源VSS 。每個開關SW1 ~SWM 皆會根據其所接收之子控制訊號，而將開關之第一端1耦接至第二端2。舉例而言，開關SW1 ~SWM 係可以N型金氧半導體電晶體實施。因此，當子控制訊號SCK 為邏輯「1」(高電位)時，子控制訊號SCK 代表「開啟」而使開關SWK 之第一端1耦接至開關SWK 之第二端2；當子控制訊號SCK 為邏輯「0」(低電位)時，子控制訊號SCK 代表「關閉」時而使開關SWK 之第一端1不耦接至開關SWK 之第二端2。
此外，當控制訊號SC 代表「禁能」時，代表在子控制訊號SC1 ~SCM 之中，至少有一子控制訊號(如子控制訊號SCK )代表「開啟」。因此此時在禁能模組110中，對應於子控制訊號SCK 之開關SWK 之第一端1會耦接至開關SWK 之第二端2。如此，輸入反相器INV1 之輸出端O，會透過開關SWK 耦接至電壓源VSS ，造成中間訊號SMI 被電壓源VSS 拉至低電位而變成邏輯「0」。因此，當控制訊號SC 代表「禁能」時，禁能模組110會控制輸入反相器INV1 所輸出之中間訊號SMI 代表邏輯「0」(低電位)。反之，當控制訊號SC 代表「不禁能」時，表示此時子控制訊號SC1 ~SCM 皆為「關閉」，因此開關SW1 ~SWM 皆不導通。如此，禁能模組110不會影響中間訊號SMI 所代表之邏輯。
在或線比對電路100中，當輸入致能訊號SENI 表示「致能」時，禁能模組110會根據控制訊號SC ，以決定是否要控制中間訊號SMI 所代表之邏輯，來禁能輸出反相器INV2 。舉例而言，設此時於或線比對電路100中輸入代表「致能」之輸入致能訊號SENI 。若此時DRAM中欲存取之記憶體之位址與已知壞掉的記憶體之位址不相同，則控制訊號SC 會代表「禁能」。因此，無論輸入反相器INV1 所接收之輸入致能訊號SENI 代表「致能」或「不致能」，禁能模組110會控制中間訊號SMI 所代表之邏輯為「0」，以禁能輸出反相器INV2 ，而使輸出反相器INV2 輸出「不致能」之輸出致能訊號SENO 。如此，或線比對電路110不會致能備用的記憶體。反之，若此時DRAM中欲存取之記憶體之位址與已知壞掉的記憶體之位址相同，則控制訊號SC 會代表「不禁能」。因此禁能模組110不會影響中間訊號SMI 所代表之邏輯，而使得輸出反相器INV2 可在輸入致能訊號SENI 代表「致能」(邏輯0)的情況下，根據代表邏輯「1」之中間訊號SMI ，輸出代表「致能」之輸出致能訊號SENO 。如此，或線比對電路110可致能備用的記憶體來取代壞掉的記憶體，以讓DRAM可被正常存取。
請參考第2圖。第2圖係為說明或線比對電路100於輸入致能訊號SENI 代表「致能」且控制訊號SC 代表「禁能」(意即子控制訊號SC1 ~SCM 中至少有一子控制訊號代表「開啟」)時之內部控制訊號之波形圖。其中電流IL 係為第1圖中之反相器INV1 之輸出端O所輸出之電流。設此時在子控制訊號SC1 ~SCM 之中，子控制訊號SCK 代表「開啟」(邏輯「1」、高電位)。因此，輸入反相器INV1 之輸出端O會透過開關SWK 耦接至電壓源VSS ，且輸入反相器INV1 之輸出端O會被電壓源VSS 拉至低電位而輸出代表邏輯「0」之中間訊號SMI 。因此，輸出反相器INV2 會據以輸出「不致能」之輸出致能訊號SENO 。
然而，由於當輸入致能訊號SENI 代表「致能」(邏輯0、低電位)時，輸入反相器INV1 之輸出端O會透過電晶體QP1 耦接至電壓源VDD 。也就是說，此時電壓源VDD 會透過輸入反相器INV1 之電晶體QP1 與開關SWK 而耦接至電壓源VSS 。如此，電流IL 會因為電壓源VDD 耦接至電壓源VSS 而變成大電流。由此可知，在先前技術之或線比對電路100中，當控制訊號SC 代表「禁能」且輸入致能訊號SENI 代表「致能」時，電壓源VDD 會透過輸入反相器INV1 而耦接至電壓源VSS ，而產生大電流且導致高功耗，造成使用者極大的不便。
本發明提供一種具低功耗之或線比對電路。該或線比對電路包含一輸入反相器、一電源開關、一邏輯運算電路、一禁能模組，以及一輸出反相器。該輸入反相器，用來將一輸入致能訊號反相以據以產生一中間訊號。該電源開關，耦接於該輸入反相器與一第一電壓源之間，用來根據一電源開關控制訊號，以控制該第一電壓源提供該輸入反相器電能。當該電源開關控制訊號表示開啟時，該第一電壓源透過該電源開關提供給該輸入反相器電能。該邏輯運算電路，用來接收一週期脈衝訊號與一輸出致能訊號並據以輸出該電源開關控制訊號。當該週期脈衝訊號表示開啟時，該電源開關控制訊號表示開啟；當該週期脈衝訊號表示關閉且該輸出致能訊號表示不致能時，該電源開關控制訊號表示關閉；當該週期脈衝訊號表示關閉且該輸出致能訊號表示致能時，該電源開關控制訊號表示開啟。該週期脈衝訊號每隔一預定週期表示開啟且維持一預定脈衝寬度。該禁能模組，用來根據一控制訊號，控制該中間訊號表示一第一預定邏輯。當該控制訊號表示禁能或該輸入致能訊號表示不致能時，該中間訊號表示該第一預定邏輯；當該控制訊號表示不禁能且該輸入致能訊號表示致能時，該中間訊號表示一第二預定邏輯。該輸出反相器，用來將該中間訊號反相並據以產生該輸出致能訊號。當該中間訊號代表該第一預定邏輯時，該輸出致能訊號表示不致能；當該中間訊號代表該第二預定邏輯時，該輸出致能訊號表示致能。
本發明另提供一種具低功耗之或線比對電路。該或線比對電路包含一輸出端、一禁能模組，以及一電流控制電路。該輸出端用來輸出一輸出致能訊號。該禁能模組位於一第一參考電壓與一控制輸出端之間。該禁能模組包含複數個開關。每一開關之一端耦接至該第一參考電壓。每一開關之另一端耦接至該控制輸出端。該輸出致能訊號之電位與該控制輸出端之電位係為反相。該電流控制電路耦接於該輸出端、該控制輸出點與一第二參考電壓。該電流控制電路依據一週期時脈訊號與該輸出致能訊號，以選擇性地切斷該第二參考電壓與該禁能模組之間之一漏電電流。
有鑑於此，本發明提供一種或線比對電路，於輸入致能訊號SENI 代表「致能」且控制訊號代表「禁能」時，根據代表「不致能」之輸出致能訊號，以及時斷開輸入反相器與電源之連接，來避免大電流的產生而造成的高功耗。
請參考第3圖。第3圖係為說明根據本發明之第一實施例之或線比對電路300之示意圖。或線比對電路300包含一輸出端PO 、一輸出反相器INV4 、一禁能模組320、以及一電流控制電路330。電流控制電路330包含一邏輯運算電路310、一輸入反相器INV3 ，以及一電源開關SWNVDD 。其中輸入反相器INV3 、輸出反相器INV4 以及禁能模組320之結構與工作原理分別與輸入反相器INV1 、輸出反相器INV2 以及禁能模組110類似，故不再贅述。輸出端PO 係為輸出反相器INV4 之輸出端O。也就是說，輸出端PO 用來產生輸出致能訊號SENO 。此外，在第3圖中之PCO 係表示一控制輸出端，且控制輸出端PCO 耦接至輸出反相器INV4 之輸入端I與輸入反相器INV3 之輸出端O，且控制輸出端PCO 之電位與輸出致能訊號SENO 之電位係為反相。
電源開關SWNVDD 耦接於輸入反相器INV3 與電壓源VDD 之間，其控制端C耦接於邏輯運算電路310之輸出端，用來接收電源開關控制訊號SSWN 。電源開關SWNVDD 用來根據電源開關控制訊號SSWN ，以控制電壓源VDD 是否提供輸入反相器INV3 電能。更明確地說，當電源開關控制訊號SSWN 代表「開啟」時，電源開關SWNVDD 之第一端1會耦接至電源開關SWNVDD 之第二端2，以使電壓源VDD 能耦接至輸入反相器INV3 之電源端PW1 ，以提供反相器INV3 電能；反之，當電源開關控制訊號SSWN 代表「關閉」時，電源開關SWNVDD 之第一端1不耦接至電源開關SWNVDD 之第二端2，如此，電壓源VDD 無法透過電源開關SWNVDD 耦接至輸入反相器INV3 之電源端PW1 ，而不提供輸入反相器INV3 電能。此外，電源開關SWNVDD 係可以一PMOS電晶體實施。如此，當電源開關控制訊號SSWN 為邏輯「0」(低電位)時，電源開關控制訊號SSWN 代表「開啟」而使電源開關SWNVDD 導通；當電源開關控制訊號SSWN 為邏輯「1」(高電位)時，電源開關控制訊號SSWN 代表「關閉」而使電源開關SWNVDD 不導通。
邏輯運算電路310根據週期脈衝訊號SCLK 與輸出致能訊號SENO 以輸出電源開關控制訊號SSWN 。當邏輯運算電路310接收到表示「開啟」之週期脈衝訊號SCLK 時，會輸出代表「開啟」之電源開關控制訊號SSWN 。反之，當週期脈衝訊號SCLK 表示「關閉」時，此時邏輯運算電路310所輸出之電源開關控制訊號SSWN 係取決於輸出致能訊號SENO ，若此時輸出致能訊號SENO 代表「致能」，則邏輯運算電路310輸出代表「開啟」之電源開關控制訊號SSWN ；若此時輸出致能訊號SENO 代表「不致能」，則邏輯運算電路310會輸出代表「關閉」之電源開關控制訊號SSWN 。
由於當電源開關SWNVDD 關閉時，電壓源VDD 不提供輸入反相器INV3 電能，此時即使輸入代表「致能」之輸入致能訊號SENI 與代表「不禁能」之控制訊號SC ，也無法使或線比對電路300產生代表「致能」之輸出致能訊號SENO 。換句話說，當電源開關SWNVDD 關閉時，或線比對電路300僅能產生代表「不致能」之輸出致能訊號SENO 。當電源開關SWNVDD 導通時，電壓源VDD 可提供輸入反相器INV3 電能。此時或線比對電路300類似或線比對電路100，輸入代表「致能」之輸入致能訊號SENI 可使或線比對電路300根據控制訊號SC 以產生對應邏輯的輸出致能訊號SENO 。因此，本發明設計邏輯運算電路310每隔預定週期TS 就會接收到表示「開啟」之週期脈衝訊號SCLK ，以確保電源開關SWNVDD 每隔預定週期TS 就會導通，來使得或線比對電路300每隔預定週期TS 就可根據控制訊號SC 以產生輸出致能訊號SENO 。其中預定週期TS 約等於控制訊號SC 之週期。如此一來，或線比對電路300可偵測到控制訊號SC 於每個週期之變化，而能根據輸入致能訊號SENI 與控制訊號SC ，產生輸出致能訊號SENO 。
請參考第4圖。第4圖係為說明或線比對電路300之工作原理之示意圖。在第4圖中，可分為偵測週期TS1 與偵測週期TS2 來說明。其中偵測週期TS1 與TS2 之時間長度皆等於預定週期TS 。在偵測週期TS1 中，設定輸入致能訊號SENI 代表「致能」且控制訊號SC 代表「不禁能」；在偵測週期TS2 中，設定輸入致能訊號SENI 代表「致能」且控制訊號SC 代表「禁能」。
在偵測週期TS1 之時段TS11 中，邏輯運算電路310會接收到表示「開啟」之週期脈衝訊號SCLK ，而據以輸出表示「開啟」之電源開關控制訊號SSWN 。其中時段TS11 之時間長度係等於表示「開啟」之週期脈衝訊號SCLK 之預定脈衝寬度TP 。此時電源開關SWNVDD 導通，因此電壓源VDD 會透過電源開關SWNVDD 耦接至輸入反相器INV3 ，以提供輸入反相器INV3 電能，來使輸入反相器INV3 可正常運作。由於此時控制訊號SC 代表「不禁能」，因此禁能模組320不會影響中間訊號SMI 所代表之邏輯。更明確地說，此時子控制訊號SC1 ~SCM 皆為「關閉」，因此禁能模組320之開關SW1 ~SWM 皆不導通。換句話說，輸入反相器INV3 之輸出端O無法透過禁能模組320之開關SW1 ~SWM 而耦接至電壓源VSS ，而其上之電位亦不會被電壓源VSS 拉至低電位。如此，輸入反相器INV3 會根據代表「致能」(邏輯「0」、低電位)之輸入致能訊號SENI ，以輸出代表邏輯「1」(高電位)之中間訊號SMI ，且輸出反相器INV4 會據以輸出代表「致能」(邏輯「0」、低電位)之輸出致能訊號SENO 。此外，禁能模組320之開關SW1 ~SWN 皆不導通，因此電壓源VDD 不會耦接至電壓源VSS 。如此，或線比對電路300中不會有大電流的產生。
在偵測週期TS1 之時段TS12 中，週期脈衝訊號SCLK 表示「關閉」。此時邏輯運算電路310所輸出之電源開關控制訊號SSWN 係取決於輸出致能訊號SENO 。由於此時輸出致能訊號SENO 代表「致能」，因此邏輯運算電路310仍會維持輸出代表「開啟」之電源開關控制訊號SSWN 。然而，禁能模組320之開關SW1 ~SWN 皆不導通，因此電壓源VDD 仍不會耦接至電壓源VSS 。由此可知，當輸入致能訊號SENI 代表「致能」且控制訊號SC 代表「不禁能」時，或線比對電路300之輸入反相器INV3 所輸出之電流IL 之大小為零，不會造成多餘的功耗。
在偵測週期TS2 之時段TS21 中，邏輯運算電路310會接收到表示「開啟」之週期脈衝訊號SCLK ，而據以輸出表示「開啟」之電源開關控制訊號SSWN 。其中時段TS21 之時間長度係等於表示「開啟」之週期脈衝訊號SCLK 之預定脈衝寬度TP 。此時電源開關SWNVDD 導通，因此電壓源VDD 會透過電源開關SWNVDD 耦接至輸入反相器INV3 ，以提供輸入反相器INV3 電能，來使輸入反相器INV3 可正常運作。由於此時子控制訊號SCK 代表「開啟」，因此開關SWK 導通，而使得輸入反相器INV3 之輸出端O可透過開關SWK 耦接至電壓源VSS 。換句話說，禁能模組320會藉由電壓源VSS 將輸入反相器INV3 之輸出端O上之電位拉至低電位而使輸入反相器INV3 輸出代表邏輯「0」之中間訊號SMI 。如此，輸出反相器INV4 會根據代表邏輯「0」(低電位)之中間訊號SMI 以產生代表「不致能」(高電位)之輸出致能訊號SENO 。
此外，由於在偵測週期TS2 之時段TS21 中，電源開關SWNVDD 導通，且此時輸入反相器INV3 之電晶體QP1 與開關SWK 分別接收代表「致能」(邏輯「0」、低電位)之輸入致能訊號SENI 與代表「開啟」之子控制訊號SCK 而導通。因此電壓源VDD 會透過電源開關SWNVDD 、輸入反相器INV3 之電晶體QP1 與開關SWK 而耦接至電壓源VSS 。如此，電流IL 會因電壓源VDD 耦接至電壓源VSS 而變成大電流。此時電流IL 係為電壓源VDD 與禁能模組220之間之漏電電流。且由上述之說明可知，當電壓源VDD 與禁能模組320之間具有漏電電流IL 時，表示此時控制輸出端PCO 透過禁能模組320耦接至電壓源VSS ，而使得控制輸出端PCO 之電位被拉至為電壓源VSS 之電位。
在偵測週期TS2 之時段TS22 中，週期脈衝訊號SCLK 表示「關閉」。因此此時電流控制電路330之邏輯運算電路310所輸出之電源開關控制訊號SSWN 係取決於輸出致能訊號SENO 。由於此時輸出致能訊號SENO 代表「不致能」，因此邏輯運算電路310會輸出代表「關閉」之電源開關控制訊號SSWN 。換句話說，邏輯運算電路310會關閉電源開關SWNVDD ，以將輸入反相器INV3 與電壓源VDD 之連結斷開，而使得電壓源VDD 不再耦接於電壓源VSS 。如此，電流IL 會之大小會降為零。換句話說，電流控制電路330依據週期時脈訊號SCLK 與輸出致能訊號SENO ，可選擇性地切斷電壓源VDD 與禁能模組320之間之漏電電流。
由前述之說明可知，當輸入致能訊號SENI 代表「致能」且控制訊號SC 代表「禁能」時，於時段TS21 中，邏輯運算電路310會接收到表示「開啟」之週期脈衝訊號SCLK ，而使得電源開關SWNVDD 導通，造成電壓源VDD 耦接至電壓源VSS ，而產生大電流；然而，於時段TS22 中，代表「不致能」之輸出致能訊號SENO 會使邏輯運算電路310關閉電源開關SWNVDD ，以將輸入反相器INV3 與電壓源VDD 之連結斷開，而使得電壓源VDD 不再耦接於電壓源VSS 。因此，本發明可藉由設計預定脈衝寬度TP 之值，以使時段TS21 之時間長度遠小於時段TS22 。如此，可減少或線比對電路300中電壓源VDD 耦接至電壓源VSS 之時間，以防止大電流與高功耗的產生。
此外，在或線比對電路300中，當輸入致能訊號SENI 表示「不致能」時，無論控制訊號SC 表示「禁能」或表示「不禁能」，輸入反相器INV3 所輸出之中間訊號SMI 之邏輯皆為「0」，而使得輸出反相器INV4 所產生之輸出致能訊號SENO 表示「不致能」。
另外，在或線比對電路300中，邏輯運算電路310可用正反器(flip-flop)或閂鎖器(latch)來實施。
請參考第5圖。第5圖係為說明根據本發明之第二實施例之或線比對電路500之示意圖。或線比對電路500用來根據輸入致能訊號SENI 與控制訊號SCN ，以產生輸出致能訊號SENO 。或線比對電路500包含一輸出端PO 、一輸出反相器INV6 、一禁能模組520、以及一電流控制電路530。電流控制電路330包含一邏輯運算電路510、一輸入反相器INV5 ，以及一電源開關SWVSS 。邏輯運算電路510、輸入反相器INV5 以及輸出反相器INV6 之結構與工作原理分別與輸入反相器INV1 、輸出反相器INV2 以及邏輯運算電路310類似，故不再贅述。輸出端PO 係為輸出反相器INV6 之輸出端O。也就是說，輸出端PO 用來產生輸出致能訊號SENO 。此外，在第5圖中之PCO 係表示控制輸出端，且控制輸出端PCO 耦接至輸出反相器INV6 之輸入端I與輸入反相器INV5 之輸出端O，且控制輸出端PCO 之電位與輸出致能訊號SENO 之電位係為反相。相較於或線比對電路300之禁能模組320與電源開關SWNVDD ，禁能模組520係耦接於電壓源VDD 與輸入反相器INV3 之輸出端O之間，且電源開關SWVSS 係耦接於輸入反相器INV5 與電壓源VSS 之間。此外在或線比對電路500中，當輸入致能訊號SENI 與輸出致能訊號SENO 為邏輯「1」(高電位)時，輸入致能訊號SENI 與輸出致能訊號SENO 代表「致能」；當輸入致能訊號SENI 與輸出致能訊號SENO 為邏輯「0」(低電位)時，輸入致能訊號SENI 與輸出致能訊號SENO 代表「不致能」。
電源開關SWVSS 用來根據電源開關控制訊號SSW ，以控制電壓源VSS 是否提供輸入反相器INV5 電能。更明確地說，電源開關SWVSS 之控制端C用來接收電源開關控制訊號SSW 。當電源開關控制訊號SSW 代表「開啟」時，電源開關SWVSS 之第一端1會耦接至電源開關SWVSS 之第二端2，以使電壓源VSS 透過電源開關SWVSS 耦接至輸入反相器INV5 之電源端PW2 ，以提供反相器INV5 電能。反之，當電源開關控制訊號SSW 代表「關閉」時，電源開關SWVSS 之第一端1不耦接至電源開關SWVSS 之第二端2。如此，電壓源VSS 無法透過電源開關SWVSS 耦接至輸入反相器INV5 之電源端PW2 ，而不提供反相器INV5 電能。此外，電源開關SWVSS 係可以NMOS電晶體實施。此時，當電源開關控制訊號SSW 為邏輯「1」(高電位)時，電源開關控制訊號SSW 係代表「開啟」而可導通電源開關SWVSS ；當電源開關控制訊號SSW 為邏輯「0」(低電位)時，電源開關控制訊號SSW 係代表「關閉」而可關閉電源開關SWVSS 。
禁能模組520包含開關SWN1 ~SWNM 。開關SWN1 ~SWNM 之控制端C分別接收控制訊號SCN 所包含之子控制訊號SCN1 ~SCNM ，開關SWN1 ~SWNM 之第一端1皆耦接至輸入反相器INV5 之輸出端O，開關SWN1 ~SWNM 之第二端2皆耦接至電壓源VDD 。與禁能模組320之開關SW1 ~SWM 類似，每個開關SWN1 ~SWNM 皆會根據其所接收之子控制訊號，而將開關之第一端1耦接至第二端2。於禁能模組520中，開關SWN1 ~SWNM 可以PMOS電晶體實施。因此，當子控制訊號SCN1 ~SCNM 為邏輯「0」(低電位)時，子控制訊號SCN1 ~SCNM 係代表「開啟」而可導通開關SWN1 ~SWNM ；當子控制訊號SCN1 ~SCNM 為邏輯「1」(高電位)時，子控制訊號SCN1 ~SCNM 係代表「關閉」而可導通開關SWN1 ~SWNM 。
在禁能模組520中，當控制訊號SCN 代表「禁能」時，代表在子控制訊號SCN1 ~SCNM 之中，至少有一子控制訊號(如SCNK )代表「開啟」。因此此時在禁能模組520中，對應於子控制訊號SCNK 之開關SWNK 會導通。如此，輸入反相器INV5 所輸出之中間訊號SMI 會透過開關SWNK 耦接至電壓源VDD ，造成輸入反相器INV5 之輸出端O上之電位被拉至高電位而變成邏輯「1」。因此，當控制訊號SCN 代表「禁能」時，禁能模組520會控制輸入反相器INV5 所輸出之中間訊號SMI 代表邏輯「1」(高電位)。反之，當控制訊號SCN 代表「不禁能」時，表示此時子控制訊號SCN1 ~SCNM 皆為「關閉」，因此開關SWN1 ~SWNM 皆不導通。如此，禁能模組520不會影響中間訊號SMI 所代表之邏輯。
請參考第6圖。第6圖係為說明或線比對電路500之工作原理之示意圖。在第6圖中，可分為偵測週期TS1 與偵測週期TS2 來說明。其中偵測週期TS1 與TS2 之時間長度皆等於控制訊號SCN 之變化之預定週期TS 。在偵測週期TS1 中，設定輸入致能訊號SENI 代表「致能」且控制訊號SCN 代表「不禁能」；在偵測週期TS2 中，設定輸入致能訊號SENI 代表「致能」且控制訊號SCN 代表「禁能」。
在偵測週期TS1 之時段TS11 中，邏輯運算電路510會接收到表示「開啟」之週期脈衝訊號SCLK ，而據以輸出表示「開啟」之電源開關控制訊號SSW 。其中時段TS11 之時間長度係等於表示「開啟」之週期脈衝訊號SCLK 之預定脈衝寬度TP 。此時開關SWNVDD 導通，因此電壓源VSS 會透過電源開關SWVSS 耦接至輸入反相器INV5 ，以提供輸入反相器INV5 電能，來使輸入反相器INV5 可正常運作。由於此時控制訊號SCN 代表「不禁能」，因此禁能模組520不會影響中間訊號SMI 所代表之邏輯。更明確地說，此時子控制訊號SCN1 ~SCNM 皆為「關閉」，因此禁能模組520之開關SWN1 ~SWNM 皆不導通。換句話說，輸入反相器INV5 之輸出端O無法透過禁能模組520之開關SWN1 ~SWNM 而耦接至電壓源VDD ，而其上之電位亦不會被電壓源VDD 拉至高電位。如此，輸入反相器INV5 會根據代表「致能」(邏輯「1」、高電位)之輸入致能訊號SENI ，以輸出代表邏輯「0」(低電位)之中間訊號SMI ，且輸出反相器INV6 會據以產生代表「致能」(邏輯「1」、高電位)之輸出致能訊號SENO 。此外，禁能模組520之開關SWN1 ~SWNM 皆不導通，因此電壓源VSS 不會耦接至電壓源VDD 。如此，或線比對電路500於此時不會有大電流的產生。
在偵測週期TS1 之時段TS12 中，週期脈衝訊號SCLK 表示「關閉」。此時邏輯運算電路510所輸出之電源開關控制訊號SSW 係取決於輸出致能訊號SENO 。由於此時輸出致能訊號SENO 代表「致能」，因此邏輯運算電路510仍會維持輸出代表「開啟」之電源開關控制訊號SSWN 。然而，禁能模組520之開關SWN1 ~SWNM 皆不導通，因此電壓源VSS 仍不會耦接至電壓源VDD 。由此可知，當輸入致能訊號SENI 代表「致能」且控制訊號SCN 代表「不禁能」時，或線比對電路500之輸入反相器INV5 之輸出端O上之電流IL 之大小為零，不會造成多餘的功耗。
在偵測週期TS2 之時段TS21 中，邏輯運算電路510會接收到表示「開啟」之週期脈衝訊號SCLK ，而據以輸出表示「開啟」之電源開關控制訊號SSW 。其中時段TS21 之時間長度係等於表示「開啟」之週期脈衝訊號SCLK 之預定脈衝寬度TP 。此時電源開關SWVSS 導通，因此電壓源VSS 會透過電源開關SWVSS 耦接至輸入反相器INV5 ，以提供輸入反相器INV5 電能，來使輸入反相器INV5 可正常運作。由於此時子控制訊號SCNK 代表「開啟」，因此開關SINVK 導通，而使得輸入反相器INV5 之輸出端O可透過開關SWNK 耦接至電壓源VDD 。換句話說，禁能模組520會藉由電壓源VDD 將輸入反相器INV5 之輸出端O上之電位拉至高電位而使輸入反相器INV5 輸出代表邏輯「1」之中間訊號SMI 。如此，輸出反相器INV6 會根據代表邏輯「1」(高電位)之中間訊號SMI 以輸出代表「不致能」(低電位)之輸出致能訊號SENO 。
此外，由於在偵測週期TS2 之時段TS21 中，電源開關SWVSS 導通，且此時輸入反相器INV5 之電晶體QN1 與開關SWNK 分別接收代表「致能」(邏輯「1」、高電位)之輸入致能訊號SENI 與代表「開啟」之子控制訊號SCNK 而導通。因此電壓源VSS 會透過電源開關SWVSS 、輸入反相器INV5 之電晶體QN1 與開關SWNK 而耦接至電壓源VDD 。如此，電流IL 會因電壓源VDD 耦接至電壓源VSS 而變成大電流。此時電流IL 係為電壓源VSS 與禁能模組520之間之漏電電流。且由上述之說明可知，當電壓源VSS 與禁能模組520之間具有漏電電流IL 時，表示此時控制輸出端PCO 透過禁能模組520耦接至電壓源VDD ，而使得控制輸出端PCO 之電位被拉至為電壓源VDD 之電位。
在偵測週期TS2 之時段TS22 中，週期脈衝訊號SCLK 表示「關閉」。因此此時電流控制電路530之邏輯運算電路510所輸出之電源開關控制訊號SSW 係取決於輸出致能訊號SENO 。由於此時輸出致能訊號SENO 代表「不致能」，因此邏輯運算電路510會輸出代表「關閉」之電源開關控制訊號SSW 。換句話說，邏輯運算電路510會關閉電源開關SWVSS ，以將輸入反相器INV5 與電壓源VSS 之連結斷開，而使得電壓源VSS 不再耦接於電壓源VDD 。如此，電流IL 會之大小會降為零。換句話說，電流控制電路530依據週期時脈訊號SCLK 與輸出致能訊號SENO ，可選擇性地切斷電壓源VSS 與禁能模組520之間之漏電電流。
由前述之說明可知，當輸入致能訊號SENI 代表「致能」且控制訊號SCN 代表「禁能」時，於時段TS21 中，邏輯運算電路510會接收到表示「開啟」之週期脈衝訊號SCLK ，而使得電源開關SWVSS 導通，造成電壓源VSS 耦接至電壓源VDD ，而產生大電流；然而，於時段TS22 中，代表「不致能」之輸出致能訊號SENO 會使邏輯運算電路510關閉電源開關SWVSS ，以將輸入反相器INV5 與電壓源VSS 之連結斷開，而使得電壓源VSS 不再耦接於電壓源VDD 。因此，本發明可藉由設計預定脈衝寬度TP 之值，以使時段TS21 之時間長度遠小於時段TS22 。如此，可減少或線比對電路500中電壓源VSS 耦接至電壓源VDD 之時間，以防止大電流與高功耗的產生。
此外，在或線比對電路500中，當輸入致能訊號SENI 表示「不致能」時，無論控制訊號SCN 表示「禁能」或表示「不禁能」，輸入反相器INV5 所輸出之中間訊號SMI 之邏輯皆為「1」，而使得輸出反相器INV6 所產生之輸出致能訊號SENO 表示「不致能」。
另外，在或線比對電路500中，邏輯運算電路510可用正反器(flip-flop)或閂鎖器(latch)來實施。
綜上所述，藉由輸入表示「致能」之輸入致能訊號，可致能本發明之或線比對電路，以使本發明之或線比對電路根據控制訊號與週期脈衝訊號，以產生輸出致能訊號。當週期脈衝訊號表示「開啟」時，此時若輸入致能訊號代表「致能」且控制訊號代表「不禁能」，或線比對電路輸出代表「致能」之輸出致能訊號；若輸入致能訊號代表「致能」且控制訊號代表「禁能」，或線比對電路輸出代表「不致能」之輸出致能訊號。且本發明之或線比對電路，藉由控制表示「開啟」之週期脈衝訊號之預定脈衝寬度，可縮短電壓源VDD 耦接電壓源VSS 之時間，意即本發明之或線比對電路藉由控制該週期脈衝訊號之預定脈衝寬度，可及時斷開高電位之電壓源與低電位之電壓源之連結，以防止大電流與高功耗的產生，帶給使用者更大的方便。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1．．．第一端
2．．．第二端
100、300、500．．．或線比對電路
110、320、520．．．禁能模組
310、510．．．邏輯運算電路
330、530．．．電流控制電路
C．．．控制端
I．．．輸入端
IL ．．．電流
INV1 、INV3 、INV5 ．．．輸入反相器
INV2 、INV4 、INV6 ．．．輸出反相器
O、PO ．．．輸出端
PCO ．．．控制輸出端
PW1 、PW2 ．．．電源端
QP1 、QN1 ．．．電晶體
SC1 ~SCM 、SCN1 ~SCNM ．．．子控制訊號
SCLK ．．．週期脈衝訊號
SENI ．．．輸入致能訊號
SENO ．．．輸出致能訊號
SMI ．．．中間訊號
SSWN 、SSW ．．．電源開關控制訊號
SW1 ~SWM 、SWN1 ~SWNM ．．．開關
SWNVDD 、SWVSS ．．．電源開關
TP ．．．預定脈衝寬度
TS1 、TS2 ．．．偵測週期
TS11 、TS12 、TS21 、TS22 ．．．時段
VDD 、VSS ．．．電壓源
第1圖係為說明先前技術之或線比對電路之示意圖。
第2圖係為說明先前技術之或線比對電路於輸入致能訊號代表「致能」且控制訊號代表「禁能」時之內部控制訊號之波形圖。
第3圖係為說明根據本發明之第一實施例之或線比對電路之示意圖。
第4圖係為說明根據本發明之第一實施例之或線比對電路之工作原理之示意圖。
第5圖係為說明根據本發明之第二實施例之或線比對電路之示意圖。
第6圖係為說明根據本發明之第二實施例之或線比對電路之工作原理之示意圖。
1．．．第一端
2．．．第二端
300．．．或線比對電路
310．．．邏輯運算電路
320．．．禁能模組
330．．．電流控制電路
C．．．控制端
I．．．輸入端
INV3 ．．．輸入反相器
INV4 ．．．輸出反相器
O、PO ．．．輸出端
PCO ．．．控制輸出端
PW1 、PW2 ．．．電源端
QP1 、QN1 ．．．電晶體
SC1 ~SCM ．．．子控制訊號
SCLK ．．．週期脈衝訊號
SENI ．．．輸入致能訊號
SENO ．．．輸出致能訊號
SMI ．．．中間訊號
SSWN ．．．電源開關控制訊號
SW1 ~SWM ．．．開關
SWNVDD ．．．電源開關
VDD 、VSS ．．．電壓源

Claims (17)

  1. 一種具低功耗之或線比對電路，包含：一輸入反相器，用來將一輸入致能訊號反相以據以產生一中間訊號；一電源開關，耦接於該輸入反相器與一第一電壓源之間，用來根據一電源開關控制訊號，以控制該第一電壓源提供該輸入反相器電能；其中當該電源開關控制訊號表示開啟時，該第一電壓源透過該電源開關提供給該輸入反相器電能；一邏輯運算電路，用來接收一週期脈衝訊號與一輸出致能訊號並據以輸出該電源開關控制訊號；其中當該週期脈衝訊號表示開啟時，該電源開關控制訊號表示開啟；其中當該週期脈衝訊號表示關閉且該輸出致能訊號表示不致能時，該電源開關控制訊號表示關閉；其中當該週期脈衝訊號表示關閉且該輸出致能訊號表示致能時，該電源開關控制訊號表示開啟；其中該週期脈衝訊號每隔一預定週期表示開啟且維持一預定脈衝寬度；一禁能模組，用來根據一控制訊號，控制該中間訊號表示一第一預定邏輯；其中當該控制訊號表示禁能或該輸入致能訊號表示不致能時，該中間訊號表示該第一預定邏輯；其中當該控制訊號表示不禁能且該輸入致能訊號表示致能時，該中間訊號表示一第二預定邏輯；以及一輸出反相器，用來將該中間訊號反相並據以產生該輸出致能訊號；其中當該中間訊號代表該第一預定邏輯時，該輸出致能訊號表示不致能；其中當該中間訊號代表該第二預定邏輯時，該輸出致能訊號表示致能。
  2. 如請求項1所述之或線比對電路，其中該輸入反相器包含：一第一電晶體，包含：一第一端，經由該電源開關耦接至該第一電壓源；一第二端，耦接至該輸出反相器與該禁能模組，用來產生該中間訊號；以及一控制端，用來接收該輸入致能訊號；其中當該輸入致能訊號表示致能時，該第一電晶體之該第一端係耦接至該第一電晶體之該第二端；以及一第二電晶體，包含：一第一端，耦接至該第一電晶體之該第二端；一第二端，耦接至一第二電壓源；以及一控制端，用來接收該輸入致能訊號；其中當該輸入致能訊號表示不致能時，該第二電晶體之該第一端係耦接至該第二電晶體之該第二端。
  3. 如請求項2所述之或線比對電路，其中該禁能模組包含：M個開關，用來根據M個子控制訊號，控制該中間訊號表示該第一預定邏輯；其中該M個開關之一第K個開關包含：一第一端，耦接至該第一電晶體之該第二端；一第二端，耦接至該第二電壓源；以及一控制端，用來接收該M個子控制訊號之一第K個子控制訊號；其中當該M個子控制訊號之該第K個子訊號表示開啟時，該M個開關中之該第K個開關之該第一端耦接至該M個開關中之該第K個開關之該第二端；其中M、K代表正整數，且1≦K≦M；其中當該M個子控制訊號之該第K個子控制訊號表示開啟時，該控制訊號表示禁能；其中當該M個子控制訊號皆表示關閉時，該控制訊號表示不禁能。
  4. 如請求項3所述之或線比對電路，其中當該輸入致能訊號表示致能時，該輸入致能訊號係為低電位；當該輸入致能訊號表示不致能時，該輸入致能訊號係為高電位；當該輸出致能訊號表示致能時，該輸出致能訊號係為低電位；當該輸出致能訊號表示不致能時，該輸出致能訊號係為高電位；當該中間訊號表示該第一預定邏輯，該中間訊號係為低電位；當該中間訊號表示該第二預定邏輯，該中間訊號係為高電位。
  5. 如請求項4所述之或線比對電路，其中該第一電晶體係為P型金氧半導體(P channel Metal Oxide Semiconductor,PMOS)電晶體，該第二電晶體係為N型金氧半導體(N channel Metal Oxide Semiconductor,NMOS)電晶體。
  6. 如請求項4所述之或線比對電路，其中該M個開關皆為NMOS電晶體；當該M個子控制訊號之該第K個子控制訊號表示開啟時，該M個子控制訊號之該第K個子控制訊號係為高電位；當該M個子控制訊號之該第K個子控制訊號表示關閉時，該M個子控制訊號之該第K個子控制訊號係為低電位。
  7. 如請求項3所述之或線比對電路，其中當該輸入致能訊號表示致能時，該輸入致能訊號係為高電位；當該輸入致能訊號表示不致能時，該輸入致能訊號係為低電位；當該輸出致能訊號表示致能時，該輸出致能訊號係為高電位；當該輸出致能訊號表示不致能時，該輸出致能訊號係為低電位；當該中間訊號表示該第一預定邏輯，該中間訊號係為高電位；當該中間訊號表示該第二預定邏輯，該中間訊號係為低電位。
  8. 如請求項7所述之或線比對電路，其中該第二電晶體係為PMOS電晶體，該第一電晶體係為NMOS電晶體。
  9. 如請求項7所述之或線比對電路，其中該M個開關皆為PMOS電晶體；當該M個子控制訊號之該第K個子控制訊號表示開啟時，該M個子控制訊號之該第K個子控制訊號係為低電位；當該M個子控制訊號之該第K個子控制訊號表示關閉時，該M個子控制訊號之該第K個子控制訊號係為高電位。
  10. 如請求項1所述之或線比對電路，其中該邏輯運算電路係為一正反器(flip-flop)或一閂鎖器(latch)。
  11. 如請求項1所述之或線比對電路，其中該預定週期約等於該控制訊號變化之週期。
  12. 一種具低功耗之或線比對電路，包含：一輸出端，用來輸出一輸出致能訊號；一禁能模組，位於一第一參考電壓與一控制輸出端之間，該禁能模組包含複數個開關，每一開關之一端耦接至該第一參考電壓，每一開關之另一端耦接至該控制輸出端；其中該輸出致能訊號之電位與該控制輸出端之電位係為反相；以及一電流控制電路，耦接於該輸出端、該控制輸出點與一第二參考電壓，該電流控制電路依據一週期時脈訊號與該輸出致能訊號，以選擇性地切斷該第二參考電壓與該禁能模組之間之一漏電電流。
  13. 如請求項12所述之或線比對電路，其中當該第二參考電壓與該禁能模組之間具有該漏電電流時，該控制輸出端之電位被拉至為該第一參考電壓之電位。
  14. 如請求項12所述之或線比對電路，其中該或線比對電路另包含一輸出反相器，位於該控制輸出端與該輸出端之間，用以將該控制輸出端之電位進行反相運算以產生該輸出致能訊號。
  15. 如請求項14所述之或線比對電路，其中該電流控制電路包含：一邏輯運算電路，用來接收該週期時脈訊號與該輸出致能訊號，以產生一電源開關控制訊號；一輸入反相器，耦接至該控制輸出端，該輸入反相器用來將一輸入致能訊號反相；一電源開關，耦接於該第二參考電壓、該輸入反相器與該邏輯運算電路，該電源開關根據該電源開關控制訊號選擇性地切斷該該第二參考電壓與該輸入反相器之耦接，以切斷該第二參考電壓與該禁能模組之間之漏電電流。
  16. 如請求項15所述之或線比對電路，其中當該週期時脈訊號表示開啟時，該電源開關控制訊號表示開啟；當該週期脈衝訊號表示關閉且該輸出致能訊號表示不致能時，該電源開關控制訊號表示關閉；當該週期脈衝訊號表示關閉且該輸出致能訊號表示致能時，該電源開關控制訊號表示開啟；當該電源開關控制訊號表示開啟時，該電源開關不切斷該第二參考電壓與該輸入反相器之耦接。
  17. 如請求項16所述之或線比對電路，其中該禁能模組依據複數個子控制訊號，選擇性地耦接該第一參考電壓與該控制輸出端。
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