KR20080013170A - 연속적으로 동일한 데이터가 입력되었을 때 전력 소모를감소시킬 수 있는 입출력 센스 증폭기 - Google Patents

연속적으로 동일한 데이터가 입력되었을 때 전력 소모를감소시킬 수 있는 입출력 센스 증폭기 Download PDF

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Abstract

입출력 센스 증폭기가 개시된다. 본 발명에 따른 입출력 센스 증폭기는 입출력 센스 증폭부, 데이터 출력부 및 제어신호 생성부를 구비한다. 상기 입출력 센스 증폭부는 메모리 셀로부터 출력된 소신호 데이터들, 판독 펄스 및 제어신호를 입력받고, 상기 판독 펄스 및 상기 제어신호에 응답하여 상기 소신호 데이터들을 증폭한 샘플링 데이터들을 출력한다. 상기 데이터 출력부는 상기 샘플링 데이터들 및 상기 판독 펄스를 입력받고, 상기 샘플링 데이터들 및 상기 판독 펄스의 논리 조합에 따른 데이터 출력 신호를 생성한다. 상기 제어신호 생성부는 상기 데이터 출력 신호 및 상기 판독 펄스를 입력받고, 상기 데이터 출력 신호의 논리 상태가 연속적으로 동일할 경우, 상기 샘플링 데이터들의 논리 상태를 동일하게 유지시켜 주기 위한 상기 제어신호를 생성한다. 이로 인해 동일한 논리 레벨을 갖는 데이터가 입력되는 경우 종래에 비해 소비전력을 30% 감소시킬 수 있는 효과가 있다.
센스 증폭기, FRP, SGIO, FDIOB,

Description

연속적으로 동일한 데이터가 입력되었을 때 전력 소모를 감소시킬 수 있는 입출력 센스 증폭기{IO Sense Amplifer which can reduce power comsumption when the same data is inputted continually}
도 1은 종래의 입출력 센스 증폭기를 나타내는 블럭도이다.
도 2는 도 1에 도시된 입출력 센스 증폭기를 구체적으로 나타내는 도면이다.
도 3은 도 1에 도시된 입출력 센스 증폭기로 입출력되는 신호의 논리 레벨을 나타내는 파형도이다.
도 4는 본 발명에 따른 입출력 센스 증폭기를 나타내는 도면이다.
도 5는 도 4에 도시된 입출력 감지 증폭부를 구체적으로 나타내는 도면이다.
도 6은 도 4에 도시된 제어신호 생성부(260)를 구체적으로 나타내는 도면이다.
도 7은 본 발명에 따른 입출력 센스 증폭기로 입출력되는 신호의 논리 레벨을 나타내는 파형도이다.
도 8은 본 발명에 따른 입출력 센스 증폭기와 종래의 입출력 센스 증폭기에서 소모되는 소비전력의 차이를 나타내는 파형도이다.
본 발명은 반도체 메모리 장치에 사용되는 입출력 센스 증폭기에 관한 것으로서, 더욱 상세하게는 동일한 데이터가 연속적으로 입력되었을 때 소비 전력을 줄일 수 있는 입출력 센스 증폭기에 관한 것이다.
일반적으로, 디램(DRAM; Dynamic Random Access Memory)에서 사용되는 단일 트랜지스터(1T) 및 단일 캐패시터(1C)로 구성된 메모리 셀 구조는 단위 비트당 필요한 소자 수가 작아 대용량의 디램을 구현하는 데는 적합하지만, 저장된 정보를 판독할 때 셀에 존재하는 캐패시터와 비트 라인 사이의 전하 재분배 효과 때문에 정보의 감지에 필요한 유효 정보의 크기는 수십 mV 정도로 감소한다.
이러한 문제점을 해결하기 위하여 디램에서는 메모리 셀에서 판독된 데이터, 즉 한 쌍의 비트선에 존재하는 작은 전압의 미세한 차이를 감지하여 증폭하고, 증폭된 신호를 데이터 버스 라인으로 출력하는 비트 라인 센스 증폭기를 사용한다. 또한 데이터 버스 라인에 실린 데이터를 외부로 출력될 때 다시 한 번 증폭하기 위해서 데이터 라인 센스 증폭기를 사용한다. 상기 비트 라인 센스 증폭기 및 데이터 라인 센스 증폭기를 통칭하여 일반적으로 입출력 센스 증폭기라 한다.
상기 입출력 센스 증폭기의 성능을 판가름하는 기준으로는, 첫째 고감도일 것, 둘째 고속 동작일 것, 셋째 넓은 전원 전압 동작 범위를 가질 것, 넷째 소비 전력이 작을 것, 다섯째 면적이 작을 것 등이 있다. 최근에 반도체 메모리 장치의 동작 속도는 날이 갈수록 증가하고 있으며, 이로 인해 필요한 입출력 센스 증폭기 수 또한 증가하고 있다. 따라서 상기 기준 중 입출력 센스 증폭기의 소비전력을 줄 이는 문제는 매우 중요한 문제로 떠오르고 있다.
그러나 종래의 입출력 센스 증폭기는 연속적으로 동일한 소신호 데이터가 입력되어 증폭된 후 데이터 버스 라인으로 출력되는 경우에도, 판독 펄스(FRP:First Read Pulse)에 따라 노드 전압이 항상 변화게 된다. 상기와 같이 불필요한 노드 전압의 변화로 인해 필요한 소비전력은 더욱 증가하며, 이로 인해 반도체 장치의 성능은 더욱 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 연속적으로 동일한 논리 레벨을 갖는 데이터가 입력되는 경우에, 불필요하게 변화하는 노드 전압을 일정하게 고정시킴으로써, 전압 변동에 따른 소비전력을 감소시킬 수 있는 입출력 센스 증폭기를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위한 본원발명에 따른 입출력 감지 증폭기는 입출력 감지 증폭부, 데이터 출력부, 제어신호 생성부를 구비한다. 상기 입출력 감지 증폭부는 메모리 셀로부터 출력된 소신호 데이터들, 판독 펄스 및 제어신호를 입력받고, 상기 판독 펄스 및 상기 제어신호에 응답하여 상기 소신호 데이터들을 증폭한 샘플링 데이터들을 출력한다. 상기 데이터 출력부는 상기 샘플링 데이터들 및 상기 판독 펄스를 입력받고, 상기 샘플링 데이터들 및 상기 판독 펄스의 논리 조합에 따른 데이터 출력 신호를 생성한다. 상기 제어신호 생성부는 상기 데이터 출력 신호 및 상기 판독 펄스를 입력받고, 상기 데이터 출력 신호의 논리 상태가 연속적으로 동일할 경우, 상기 샘플링 데이터들의 논리 상태를 동일하게 유지시켜 주기 위한 상기 제어신호를 생성한다.
상기 데이터 출력부는, 상기 샘플링 데이터들의 논리 상태를 반전하여 출력하는 반전 회로부, 상기 반전 샘플링 데이터들 및 상기 판독 펄스를 입력받고, 상기 샘플링 데이터들 및 상기 판독 펄스의 논리 조합에 따른 풀업 데이터 및 풀다운 데이터를 출력하는 삼상태 드라이버 제어부, 및 상기 풀업 데이터 및 풀다운 데이터를 입력받아 상기 데이터 출력 신호를 생성하는 풀업 풀다운 출력부를 구비할 수 있다.
상기 삼상태 드라이버 제어부는, 입력된 제1 반전 샘플링 데이터 및 판독 펄스를 낸드 게이팅하여 제1 상태 신호를 출력하는 제1 낸드 게이트, 입력된 제2 반전 샘플링 데이터 및 판독 펄스를 낸드 게이팅하여 제2 상태 신호를 출력하는 제2 낸드 게이트, 및 상기 제2 데이터 신호를 반전하여 제3 상태 신호를 출력하는 인버터를 구비할 수 있다.
상기 풀업 풀다운 출력부는, 제1 단자에 전원전압이 인가되고, 상기 제1 데이터 신호를 게이트로 입력받는 피모스 트랜지스터, 상기 제1 피모스 트랜지스터의 제2 단자 및 접지 전압에 직렬로 연결되고, 상기 제3 데이터 신호를 게이트로 입력받는 엔모스 트랜지스터, 상기 피모스 트랜지스터의 제2 단자의 출력 전압을 래치하기 위한 래치부를 구비할 수 있다.
또한, 상기 판독 펄스를 소정 시간 지연시켜 제1 지연 판독 펄스를 생성하고 이를 상기 데이터 출력부로 출력하는 제1 지연 버퍼가 더 구비할 수 있다. 상기 입 출력 감지 증폭부에는 상기 판독 펄스가 입력되고, 데이터 출력부 및 제어신호 생성부에는 상기 지연 판독 펄스가 입력되는 것이 바람직하다.
상기 제어신호 생성부는, 상기 판독 펄스를 소정시간 지연시켜 제2 지연 판독 펄스를 생성하는 제2 지연버퍼, 상기 데이터 출력 신호 및 상기 제2 지연 판독 펄스를 입력받고, 이를 논리 조합하여 제1 제어신호를 생성하는 제1 논리부, 상기 데이터 출력 신호의 논리 상태를 반전하여 출력하는 제1 반전부, 및 상기 반전된 데이터 출력 신호 및 상기 제2 지연 판독 펄스를 입력받고, 이를 논리 조합하여 제2 제어신호를 생성하는 제2 논리부를 구비하는 것이 바람직하다. 여기서, 상기 제2 지연 판독 펄스는, 상기 판독 펄스의 1/2 주기만큼 지연된 것이 바람직하다. 또한 상기 제1 및 제2 논리부는, 각각 노아 게이트로 구성되는 것이 바람직하다.
상기 입출력 감지 증폭부는, 제1 단자에 전원 전압이 각각 인가되고 상기 판독 펄스를 게이트로 각각 입력받는 제1 및 제2 피모스 트랜지스터, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자에 각각 직렬로 연결되고 상기 제어신호를 게이트로 입력받는 제1 및 제2 엔모스 트랜지스터, 상기 제1 및 제2 엔모스 트랜지스터에 직렬로 연결되고 상기 소신호 데이터들을 게이트로 입력받는 제3 및 제4 엔모스 트랜지스터, 및 상기 제3 및 제4 엔모스 트랜지스터 및 접지 전압 사이에 연결되고 상기 판독 펄스를 게이트로 입력받는 제5 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자와 상기 입출력 감지 증폭부의 출력단 사이에는 출력되는 샘플링 데이터를 래치하기 위한 래치부가 더 구비할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1은 종래의 입출력 센스 증폭기를 나타내는 블럭도이다.
도 1을 참조하면, 종래의 입출력 센스 증폭기(100)는 입출력 센스 증폭부(110), 반전 회로부(120), 삼상태 드라이버 제어부(130), 풀업 풀다운 출력부(140) 및 지연 버퍼(150)로 구성된다.
입출력 센스 증폭부(110)는 메모리셀(미도시)에서 출력된 소신호 데이터들(SGIO/SGIOB) 및 판독 펄스(FRP)를 입력받고, 상기 판독 펄스에 동기되어 샘플링 데이터들(IO/IOB)를 출력한다. 즉, 상기 소신호 데이터들(SGIO/SGIOB)를 CMOS 전압 레벨을 가지는 출력들로 만들기 위해 충분한 값으로 증폭하고, 판독 펄스(FRP)에 동기되어 데이터 값을 샘플링하여 출력한다. 상기 판독 펄스(FRP)는 판독 펄스 생성기(미도시)로부터 입력되는 신호이다.
반전 회로부(120)는 상기 출력된 샘플링 데이터들(IOB/IO)의 논리 상태를 반전하여 출력하다. 삼상태 드라이버 제어부(130)는 반전 회로부(120)로부터 출력된 반전 샘플링 데이터들(IO/IOB) 및 판독 펄스(FRP)를 입력받고, 이를 논리 조합하여 풀업 데이터(PU) 및 풀다운 데이터(PD)를 출력한다. 여기서, 상기 삼상태 드라이버 제어부(130)로 입력되는 판독 펄스(FRP)를 소정시간 지연시키기 위해 지연 버 퍼(150)가 더 구비될 수 있다.
풀업 풀다운 출력부(140)는 풀업 데이터(PU) 및 풀다운 데이터(PD)를 입력받아 데이터 출력 신호(FDIOB)를 출력한다. 상기 데이터 출력 신호(FDIOB)는 데이터 버스 라인(미도시)으로 입력되거나 또는 데이터 출력 버퍼(미도시)로 직접 입력된 후 외부 장치로 출력될 수 있다.
도 2는 도 1에 도시된 입출력 센스 증폭기(100)를 구체적으로 나타내는 도면이다.
도 2를 참조하면, 입출력 센스 증폭부(110)는 각각 제1단자에 전원전압이 인가되고 판독 펄스(FRP)를 게이트로 입력받는 제3 및 제4 피모스 트랜지스터(PM3, PM4), 제1 단자에 전원전압이 인가되고 제4 피모스 트랜지스터(PM4)의 제2 단자에 게이트가 연결된 제1 피모스 트랜지스터(PM1), 제1 피모스 트랜지스터(PM1)의 제2 단자에 직렬로 연결되고 제4 피모스 트랜지스터(PM4)의 제2 단자에 게이트가 연결된 제2 피모스 트랜지스터(PM2), 제1 단자에 전원전압이 인가되고 제3 피모스 트랜지스터(PM3)의 제2 단자에 게이트가 연결된 제1 엔모스 트랜지스터(NM1), 제1 엔모스 트랜지스터의 제2 단자에 직렬로 연결되고 제3 피모스 트랜지스터(PM3)의 제2 단자에 게이트가 연결된 제2 엔모스 트랜지스터(NM2), 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터에 각각 직렬로 연결되고 소신호 데이터(SGIO/SGIOB)를 게이트로 입력받는 제3 및 제4 엔모스 트랜지스터(NM3,NM4), 제1 피모스 트랜지스터(PM1)의 게이트 및 제1 엔모스 트렌지스터(NM1)의 게이트에 양단이 연결되고 판독 펄스(FRP)를 게이트로 입력받는 제5 엔모스 트랜지스터(NM5), 각각 제3 및 제4 엔모스 트랜지스터(NM3,NM4) 및 접지전압(GND)에 양단이 연결되고, 판독 펄스(FRP)를 게이트로 입력받는 제6, 제7, 제8 엔모스 트랜지스터(NM6,NM7,NM8)로 구성된다.
반전 회로부(120)는 입출력 센스 증폭부(110)로부터 출력된 샘플링 데이터들(IOB/IO)를 반전시켜 출력하며, 피모스 트랜지스터 및 엔모스 트랜지스터의 결합으로 이루어진 인버터들(INV1,INV2)로 구성될 수 있다.
삼상태 드라이버 제어부(130)는 제1 반전 샘플링 데이터(IO) 및 판독 펄스(FRP)를 입력받고 이를 낸드 게이팅하는 제1 낸드 게이트(NAND1), 제2 반전 샘플링 데이터(IOB) 및 판독 펄스(FRP)를 입력받고 이를 낸드 게이트하는 제2 낸드 게이트(NAND2) 및 상기 제2 낸드 게이트(NAND2)의 출력을 반전시키는 제5 인버터(INV5)로 구성될 수 있다. 제1 낸드 게이트(NAND1) 및 제5 인버터(INV5)의 출력은 각각 풀업 데이터(PU) 및 풀다운 데이터(PD)이다.
풀업 풀다운 출력부(140)는 제1 단자가 전원전압에 연결되고 풀업 데이터(PU)를 게이트로 입력받는 제5 피모스 트랜지스터(PM5), 제5 피모스 트랜지스터(PM5)의 제2 단자 및 접지 전압(GND)에 양단이 연결되고, 풀다운 데이터(PD)를 게이트로 입력받는 제6 피모스 트랜지스터(PM6), 출력 데이터 신호(FDIOB)의 레벨을 래치하기 위해 두 개의 인버터들로 구성된 래치부(LATCH1)로 구성될 수 있다.
동작을 설명하면, 논리 "L"인 판독 펄스(FRP)가 인가되는 경우에, 제3 및 제4 피모스 트랜지스터(PM3,PM4)가 턴온되므로, 노드 1 및 노드 2(N1,N2)는 CMOS 전압 레벨로 풀업된다. 즉, 논리 "H"가 된다. 그 후 인버터를 통해 논리 레벨이 반전되므로 노드 3 및 노드 4(N3,N4)는 각각 논리 "L"가 된다. 따라서 제1 낸드 게이 트(NAND1)에 논리 "L"인 두 개의 신호(IO 및 FRP)가 입력되므로 그 출력은 논리 "H"가 되고, 제2 낸드 게이트(NAND2)에 논리 "L"인 두개의 신호(IOB 및 FRP)가 입력되므로 그 출력은 논리 "H"가 된다. 따라서 제5 피모스 트랜지스터(PM5) 및 제9 엔모스 트랜지스터(NM9) 모두 턴오프되므로 데이터 출력 신호(FDIOB)는 하이 임퍼던스(High Impedence) 상태를 유지하게 된다. 즉, 판독 펄스(FRP)가 논리 "L"인 경우에는 출력 데이터 신호는 소신호 데이터들(SGIO/SGIOB)의 논리 상태와 무관하다.
그 후 논리 "H"인 판독 펄스(FRP)가 인가되는 경우에, 제3 및 제4 피모스 트랜지스터(PM3,PM4)는 턴온프된다. 만일 소신호 데이터들(SGIO/SGIOB)이 각각 논리 "H" 및 논리 "L"로 입력된다고 가정한 경우, 노드 1 및 노드 2(N1,N2)는 종전에 논리 "H" 이었으므로, 제1 및 제2 엔모스 트랜지스터(NM1,NM2)는 턴온되고 제1 및 제2 피모스 트랜지스터(PM1,PM2)는 턴오프된다. 또한 제3 엔모스 트랜지스터(NM3)는 턴오프되고 제4 엔모스 트랜지스터(NM4)는 턴온된다. 판독 펄스(FRP)가 논리 "H"이므로 제6, 제7, 제8 엔모스 트랜지스터(PM7,PM8,PM9) 또한 턴온된다. 따라서 노드 2(N2)의 전압이 그라운드(GND)를 통해 풀다운되므로, 노드 1(N1)은 논리 "H", 노드 2는 논리 "L"가 된다. 이로 인해 노드 3 및 노드 4(N3,N4)는 각각 논리 "L" 및 논리 "H"가 되고, 풀업 데이터(PU)는 논리 "H", 풀다운 데이터(PD)는 논리 "H"가 되므로, 출력 데이터 신호(FDIOB)는 논리 "L"로 변한다.
그 후 논리 "L"인 판독 펄스(FRP)가 재인가되는 경우에는 상술한 바와 동일하다. 즉, 노드 1 및 노드 2(N1,N2)는 논리 "H"로 변한다. 다만, 제5 피모스 트랜지스터(PM5) 및 제9 엔모스 트랜지스터(NM9) 모두 턴오프 상태로 존재하므로, 출력 데이터 신호(FDIOB)는 플로팅(Floating) 상태에 있게 되어 종전의 논리 "L"를 유지하게 된다.
그 후 논리 "H"인 판독 펄스(FRP)가 재인가되는 경우에는 상술한 동작이 반복된다. 즉, 소신호 데이터들(SGIO/SGIOB)이 각각 논리 "H" 및 논리 "L"로 입력되는 경우에, 노드 1 및 노드 2(N1,N2)는 각각 논리 "H" 및 논리 "L"로 변환되어 출력 데이터 신호(FDIOB)는 논리 "L"로 유지되며, 소신호 데이터들(SGIO/SGIOB)이 각각 논리 "L" 및 논리 "H"로 입력되는 경우에, 노드 1 및 노드 2(N1,N2)는 각각 논리 "L" 및 논리 "H"로 변환되어 출력 데이터 신호(FDIOB)는 논리 "H"로 변환된다. 상기와 같은 동작에 의한 출력 신호의 논리 레벨을 검출하는 것은 당업자에게 자명한 사항이므로 구체적인 설명은 생략한다.
상기와 같은 종래 기술에 따른 입출력 감지 증폭기(100)는 소신호 데이터(SGIO/SGIOB)가 동일한 논리 상태로 계속적으로 입력되는 경우에도 상기 노드 1 및 노드 2(N1,N2) 중 적어도 하나는 그 논리 상태가 계속적으로 변한다. 즉, 입출력 감지 증폭부(110)가 판독 펄스(FRP)에 응답하여 샘플링 데이터들(I0B/IO)(이하, 샘플링 데이터(IOB/IO)의 논리 레벨과 노드 1 및 노드 2(N1,N2)의 논리 레벨은 동일한 의미로 사용한다)를 출력하므로, 판독 펄스(FRP)가 논리 "L"인 구간에는, 노드 1 및 노드 2(N1,N2)의 논리 레벨은 항상 논리 "H"로 된다. 그러나 판독 펄스(FRP)가 논리 "H"인 구간에는, 소신호 데이터들(SGIO/SGIOB)의 논리 상태에 따라서 노드 1 및 노드 2의 논리 상태는 변한다. 이와 같은 원리는 연속적으로 동일한 소신호 데이터들(SGIO/SGIOB)이 입력되는 경우에도 마찬가지다. 따라서 노드 1 및 노드 2의 전압 레벨의 연속적인 변화로 인한 전력 소모가 늘어나게 된다.
도 3은 도 1에 도시된 입출력 센스 증폭기로 입출력되는 신호의 논리 레벨을 나타내는 파형도이다.
도 3(a)은 소신호 데이터들(SGIO/SGIOB)의 신호 파형을 나타내고, 도 3(b)은 판독 펄스(FRP)의 신호 파형을 나타내고, 도 3(c)은 출력 데이터 신호(FDIOB)의 신호 파형을 나타내고, 도 3(d)은 도 2에 도시된 노드 1 및 노드 2의 전압 레벨을 나타내는 도면이다.
도 3(a)을 참조하면, 연속적으로 동일한 소신호 데이터들(SGIO/SGIOB)이 입력된다. 즉, 판독 펄스(FRP)의 라이징 에지(Rising edge)를 기준으로 할 때, 제1 소신호 데이터(SGIO)는 계속 논리 "H"를 유지하며, 제2 소신호 데이터(SGIOB)는 계속 논리 "L"를 유지한다. 상술한 바와 같이, 판독 펄스(FRP)가 논리 "L"에서 논리 "H"로 변환된 경우 그 출력 데이터 신호(FDIOB)는 논리 "L"가 되며, 이 후 입력되는 소신호 데이터들(SGIO/SGIOB)가 동일하므로 그 출력 데이터 신호(FDIOB)는 계속 논리 "L" 상태를 유지하게 된다.
한편, 노드 2의 논리 상태는 인가되는 판독 펄스(FRP) 주기에 상응하게 변화한다. 즉, 판독 펄스(FRP)가 논리 "H"인 구간에는 논리 "L"를 유지하고, 판독 펄스(FRP)가 논리 "L"인 구간에는 논리 "H"를 유지한다. 즉, 동일한 소신호 데이터들(SGIO/SGIOB)가 입력되어 동일한 출력 데이터 신호(FDIOB)가 출력되는 경우에도, 노드 2의 논리 상태는 판독 펄스(FRP)에 따라 계속 변한다. 이로 인해 입출력 센스 증폭기의 전력 소비 또한 증가한다.
도 4는 본 발명에 따른 입출력 센스 증폭기(200)를 나타내는 도면이다.
도 4를 참조하면, 본원발명에 따른 입출력 센스 증폭기(200)는 입출력 센스 증폭부(210), 반전 회로부(220), 삼상태 드라이버 제어부(230), 풀업 풀다운 출력부(240) 및 제어신호 생성부(260)로 구성된다. 판독 펄스(FRP)를 소정시간 지연시켜 제1 지연 판독 펄스(FRP_1)를 생성하는 제1 지연 버퍼(260)가 더 구비될 수 있다. 본원발명에서는 반전 회로부(220), 삼상태 드라이버 제어부(230) 및 풀업 풀다운 출력부(240)를 통칭하여 데이터 출력부로 명명하기로 한다.
입출력 센스 증폭부(110)는 메모리 셀(미도시)에서 출력된 소신호 데이터들(SGIO/SGIOB), 판독 펄스(FRP) 및 제어신호(N,NB)를 입력받고, 상기 판독 펄스 및 상기 제어신호(N,NF)에 응답하여 상기 소신호 데이터들(SGIO/SGIOB)을 증폭한 샘플링 데이터(IOB/IO)들을 출력한다. 즉, 상기 소신호 데이터들(SGIO/SGIOB)를 CMOS 전압 레벨을 가지는 출력들로 만들기 위해 충분한 값(IO/IOB)으로 증폭하고, 판독 펄스(FRP)에 동기되어 데이터 값을 샘플링하여 출력한다. 상기 판독 펄스(FRP)는 판독 펄스 생성기(미도시)로부터 입력되는 신호이다.
반전 회로부(220)는 상기 출력된 샘플링 데이터들(IOB/IO)의 논리 상태를 반전하여 출력하다. 삼상태 드라이버 제어부(230)는 반전 회로부(220)로부터 출력된 반전 샘플링 데이터들(IO/IOB) 및 판독 펄스(FRP)를 입력받고, 이를 논리 조합하여 풀업 데이터(PU) 및 풀다운 데이터(PD)를 출력한다.
풀업 풀다운 출력부(140)는 풀업 데이터(PU) 및 풀다운 데이터(PD)를 입력받아 데이터 출력 신호(FDIOB)를 출력한다. 상기 데이터 출력 신호(FDIOB)는 데이터 버스 라인(미도시)으로 입력되거나 또는 데이터 출력 버퍼(미도시)로 직접 입력된 후 외부 장치로 출력될 수 있다.
제어신호 생성부(260)는 상기 데이터 출력 신호(FDIOB)를 피드백 받고, 상기 판독 펄스(FRP)를 입력받아, 상기 데이터 출력 신호(FDIOB)의 논리 상태가 연속적으로 동일할 경우, 상기 샘플링 데이터들(IOB/IO)의 논리 상태를 동일하게 유지시켜 주기 위한 상기 제어신호(N,NF)를 생성한다. 즉, 데이터 출력 신호(FDIOB)의 논리 상태에 따라 변화하는 제어신호(N,NF)를 생성한다.
여기서, 본원발명에 따른 반전 회로부(220), 삼상태 드라이버 제어부(230), 풀업 풀다운 출력부(240) 및 제1 지연 버퍼(250)는 종래의 입출력 센스 증폭기에 구비된 구성요소와 동일하게 구성될 수 있다. 다만, 본원 발명에 따른 입출력 센스 증폭기(210)는 도 1에 도시된 크로스 커플드 래치 타입(Cross Coupled Latch Type) 아닌 컨디셔널 캡쳐 타입(Conditional Capture type)의 입출력 센스 증폭부로 구성되는 것이 바람직하다.
도 5는 도 4에 도시된 입출력 감지 증폭부(210)를 구체적으로 나타내는 도면이고, 도 6은 도 4에 도시된 제어신호 생성부(260)를 구체적으로 나타내는 도면이다.
도 5를 참조하면, 본원발명에 따른 입출력 감지 증폭부(210)는 제1 단자에 전원 전압(VDD)이 각각 인가되고 판독 펄스(FRP)를 게이트로 각각 입력받는 제1 및 제2 피모스 트랜지스터(PM1,PM2), 제1 및 제2 피모스 트랜지스터(PM1,PM2)의 제2 단자에 각각 직렬로 연결되고 제어신호(N,NF)를 게이트로 입력받는 제1 및 제2 엔 모스 트랜지스터(NM1,NM2), 제1 및 제2 엔모스 트랜지스터(NM1,NM2)에 직렬로 연결되고 소신호 데이터들(SGIO/SGIOB)를 게이트로 입력받는 제3 및 제4 엔모스 트랜지스터(NM3,NM4), 제3 및 제4 엔모스 트랜지스터(NM3,NM4) 및 접지 전압 사이(GND)에 연결되고 상기 판독 펄스(FRP)를 게이트로 입력받는 제5, 제6, 제7 엔모스 트랜지스터(NM5,NM6,NM7) 및 상기 제1 및 제2 피모스 트랜지스터(PM1,PM2)의 제2 단자의 출력 전압을 래치하기 위해 각각 두 개의 인버터들로 구성된 제1 및 제2 래치부(LAT1,LAT2)를 구비한다.
도 6을 참조하면, 본원발명에 따른 제어신호 생성부(260)는 판독 펄스(FRP)를 소정시간 지연시켜 제2 지연 판독 펄스(FRP_2)를 생성하는 제2 지연버퍼(272), 데이터 출력 신호(FDIOB) 및 제2 지연 판독 펄스(FRP_2)를 입력받고, 이를 논리 조합하여 제1 제어신호(N)를 생성하는 제1 논리부(276), 데이터 출력 신호(FDIOB)의 논리 상태를 반전하여 출력하는 제1 반전부(274) 및 반전된 데이터 출력 신호 및 상기 제2 지연 판독 펄스(FRP_2)를 입력받고 이를 논리 조합하여 제2 제어신호(NF)를 생성하는 제2 논리부(278)를 구비한다.
제2 지연 판독 펄스(FRP_2)는 판독 펄스(FRP)에 소정시간 지연된 신호로서, 판독 펄스(FRP) 주기의 1/2 만큼 지연되는 것이 바람직하다. 즉, 판독 펄스(FRP)와 제2 지연 판독 펄스(FRP_2)는 위상차가 180°인 것이 바람직하다. 데이터 출력 신호(FDIOB)는 피드백되어 제어신호 생성부(260)로 입력되는 신호이다.
동작을 설명하면, 논리 "L"인 판독 펄스(FRP)가 인가되는 경우에, 제1 및 제2 피모스 트랜지스터(PM1,PM2)가 턴온되므로, 노드 1 및 노드 2(N1,N2)는 CMOS 전 압 레벨로 풀업된다. 즉, 논리 "H"가 된다. 따라서 샘플링 데이터들(IOB/IO), 즉 노드 1 및 노드 2(N1,N2)는 모두 논리 "H"가 된다. 이는 소신호 데이터들(SGIO/SGIOB)의 논리 상태와 무관하게 결정된다. 상기 출력된 샘플링 데이터들(IOB/IO)는 본원발명에 따른 반전 회로부(220)로 입력되고, 삼상태 드라이버 제어부(230) 및 풀업 풀다운 출력부(240)를 통해 데이터 출력 신호(FDIOB)로 출력된다. 이 경우 데이터 출력 신호(FDIOB)는 논리 "H"가 된다.
그 후에 논리 "H"인 판독 펄스(FRP)가 인가되는 경우에, 제1 및 제2 피모스 트랜지스터(PM1,PM2)는 턴오프된다. 만일 소신호 데이터들(SGIO/SGIOB)이 각각 논리 "H" 및 "L"인 경우, 제3 및 제4 엔모스 트랜지스터(NM3,NM4)는 각각 턴오프 및 턴온된다. 따라서 제어신호(N,NF)의 논리 상태에 따라 제1 및 제2 엔모스 트랜지스터(NM1,NM2)의 동작 여부가 결정되고, 궁극적으로 노드 1 및 노드 2(N1,N2)의 전압 레벨이 결정된다.
제어신호(N,NF)의 논리 레벨을 설명하기 위해, 도 6을 참조하면, 판독 펄스(FRP)가 논리 "L"일 때 데이터 출력 신호(FDIOB)는 논리 "H"이고, 제2 지연 판독 펄스(FRP_2)는 판독 펄스(FRP)에 비해 1/2 주기만큼 지연된 신호이므로 논리 "L"이다. 따라서 노어 게이트(NOR1)로 구성된 제1 논리부(276)는 논리 "L"의 제1 제어신호(N)을 출력하고, 노어 게이트(NOR2)로 구성된 제2 논리부(278)은 논리 "H"의 제2 제어신호(NF)를 출력한다.
이로 인해, 제1 엔모스 트랜지스터(NM1)는 턴오프되고, 제2 엔모스 트랜지스터(NM2)는 턴온된다. 한편, 제5, 제6, 제7 엔모스 트랜지스터(NM5,NM6,NM7)은 판독 펄스(FRP)가 논리 "H"인 경우 턴온되므로, 제2 노드에 충전되었던 전압은 제2, 제4 및 제 5 엔모스 트랜지스터(NM2,NM4,NM5)를 통해 풀다운된다. 이에 반해 제1 노드에 충전되었던 전압은 제1 및 제3 엔모스 트랜지스터(NM1,NM3)가 턴오프 상태로 존재하여 풀다운되지 않는다. 결국 제1 노드는 논리 "H"가 되고, 제2 노드는 논리 "L"가 된다. 즉, 제1 샘플링 데이터(IOB)는 논리 "H"가 되고, 제2 샘플링 데이터(IO)는 논리 "L"가 된다. 이 경우 출력 데이터 신호(FDIOB)는 논리 "L"가 된다.
그 후에 논리 "L"인 판독 펄스(FRP)가 인가되는 경우에, 제1 및 제2 피모스 트랜지스터(PM1,PM2)가 턴온되므로 소신호 데이터들(SGIO/SGIOB) 및 제어신호(N,NF)의 논리 상태와 상관없이 제1 노드 및 제2 노드는 논리 "H"가 된다. 이 경우 출력 데이터 신호(FDIOB)는 논리 "L" 상태를 유지한다.
그 후에 논리 "H"인 판독 펄스(FRP)가 인가되는 경우에, 제1 및 제2 피모스 트랜지스터(PM1,PM2)는 턴오프된다. 만일 동일한 소신호 데이터들(즉, SGIO ="H", SGIOB="L")이 연속해서 입력되는 경우, 제3 및 제4 엔모스 트랜지스터(NM3,NM4)가 각각 턴오프 및 턴온된다. 이 경우, 도 6을 참조하면, 데이터 출력 신호(FDIOB)가 논리 "L"이고 제2 지연 판독 펄스(FRP_2)가 논리 "L"이므로, 제1 제어신호(N)는 논리 "H"가 되고, 제2 제어신호(NF)는 논리 "L"가 된다.
이로 인해, 제1 및 제2 엔모스 트랜지스터(NM1,NM2)는 각각 턴온 및 턴오프된다. 한편, 제1 노드에 충전되었던 전압은 제3 엔모스 트랜지스터(NM3)가 턴오프 상태로 존재하므로 풀다운되지 않고, 제2 노드에 충전되었던 전압은 제2 엔모스 트랜지스터(NM2)가 턴오프 상태로 존재하므로 풀다운되지 않는다. 결국 노드 1 및 노 드 2 모두 논리 "H"인 상태를 유지하게 된다.. 즉, 제1 샘플링 데이터(IOB) 및 제2 샘플링 데이터(IO)는 모두 논리 "H"가 되어 판독 펄스(FRP)가 논리 "L"인 구간에서와 동일해진다. 따라서, 종래기술에 따른 입출력 센스 증폭기(100)와 달리 본원발명에 따른 입출력 센스 증폭기(200)는 연속적으로 동일한 데이터가 입력되어, 동일한 데이터가 출력되는 경우에는 노드 전압이 변하지 않아, 소비 전력을 감소시킬 수 있다.
도 7은 본 발명에 따른 입출력 센스 증폭기로 입출력되는 신호의 논리 레벨을 나타내는 파형도이다.
도 7(a)은 소신호 데이터들(SGIO/SGIOB)의 신호 파형을 나타내고, 도 7(b)은 판독 펄스(FRP)의 신호 파형을 나타내고, 도 7(c)은 출력 데이터 신호(FDIOB)의 신호 파형을 나타내고, 도 7(d)은 도 2에 도시된 노드 1 및 노드 2의 전압 레벨을 나타내는 도면이다.
도 7(a) 내지 도 7(c)에 도시된 신호들의 파형은 도 3(a) 내지 도 3(c)에 도시된 신호의 파형과 동일하므로 구체적인 설명은 생략한다. 도 7(d)를 참조하면, 도 3(d)와 달리 첫 번째 판독 펄스(FRP)가 인가된 후 노드 2의 전압 레벨이 변하지 않고 논리 "H"를 유지하고 있음을 알 수 있다. 즉, 도 7(a)와 같이 동일한 논리 레벨을 가진 소신호 데이터들(SGIO/SGIOB)가 연속적으로 입력되는 경우, 노드 1 및 노드 2는 논리 "H"인 상태를 계속 유지한다. 즉, 첫번재 판독 펄스(FRP)가 논리 "H"인 구간을 제외하고는 노드 전압의 변화가 없다.
도 8은 본 발명에 따른 입출력 센스 증폭기와 종래의 입출력 센스 증폭기에 서 소모되는 소비전력의 차이를 나타내는 파형도이다. 여기서 굵은 선은 본 발명에 따른 전류 소모량을 나타내고, 가는 선은 종래 기술에 따른 전류 소모량을 나타낸다.
도 8을 참조하면, 본 발명에 따른 입출력 센스 증폭기는 연속적으로 동일한 데이터가 입력될 때, 판독 펄스(FRP)가 논리 "H"인 구간에서 노드 전압이 변하지 않으므로, 종래의 입출력 센스 증폭기에 비해 적어도 30%이상의 전류 소모를 줄일 수 있음을 알 수 있다.
상기와 같은 구성으로 인해 본원발명에 따른 입출력 센스 증폭기는 동일한 데이터가 연속적으로 입력될 때 종래의 입출력 센스 증폭기에 비해 30%의 소모 전력을 줄일 수 있어 저전력 소비가 요구되는 모바일 기기 등에 적용할 수 있는 효과가 있다.

Claims (11)

  1. 메모리 셀로부터 출력된 소신호 데이터들, 판독 펄스 및 제어신호를 입력받고, 상기 판독 펄스 및 상기 제어신호에 응답하여 상기 소신호 데이터들을 증폭한 샘플링 데이터들을 출력하는 입출력 감지 증폭부,
    상기 샘플링 데이터들 및 상기 판독 펄스를 입력받고, 상기 샘플링 데이터들 및 상기 판독 펄스의 논리 조합에 따른 데이터 출력 신호를 생성하는 데이터 출력부, 및
    상기 데이터 출력 신호 및 상기 판독 펄스를 입력받고, 상기 데이터 출력 신호의 논리 상태가 연속적으로 동일할 경우, 상기 샘플링 데이터들의 논리 상태를 동일하게 유지시켜 주기 위한 상기 제어신호를 생성하는 제어신호 생성부를 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  2. 제1항에 있어서, 상기 데이터 출력부는,
    상기 샘플링 데이터들의 논리 상태를 반전하여 출력하는 반전 회로부,
    상기 반전 샘플링 데이터들 및 상기 판독 펄스를 입력받고, 상기 샘플링 데이터들 및 상기 판독 펄스의 논리 조합에 따른 풀업 데이터 및 풀다운 데이터를 출력하는 삼상태 드라이버 제어부, 및
    상기 풀업 데이터 및 풀다운 데이터를 입력받아 상기 데이터 출력 신호를 생성하는 풀업 풀다운 출력부를 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  3. 제2항에 있어서, 상기 삼상태 드라이버 제어부는,
    입력된 제1 반전 샘플링 데이터 및 판독 펄스를 낸드 게이팅하여 제1 상태 신호를 출력하는 제1 낸드 게이트,
    입력된 제2 반전 샘플링 데이터 및 판독 펄스를 낸드 게이팅하여 제2 상태 신호를 출력하는 제2 낸드 게이트, 및
    상기 제2 데이터 신호를 반전하여 제3 상태 신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  4. 제2항에 있어서, 상기 풀업 풀다운 출력부는,
    제1 단자에 전원전압이 인가되고, 상기 제1 데이터 신호를 게이트로 입력받는 피모스 트랜지스터,
    상기 제1 피모스 트랜지스터의 제2 단자 및 접지 전압에 직렬로 연결되고, 상기 제3 데이터 신호를 게이트로 입력받는 엔모스 트랜지스터,
    상기 피모스 트랜지스터의 제2 단자의 출력 전압을 래치하기 위한 래치부를 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  5. 제2항에 있어서,
    상기 판독 펄스를 소정 시간 지연시켜 제1 지연 판독 펄스를 생성하고 이를 상기 데이터 출력부로 출력하는 제1 지연 버퍼가 더 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  6. 제5항에 있어서,
    상기 입출력 감지 증폭부에는 상기 판독 펄스가 입력되고, 데이터 출력부 및 제어신호 생성부에는 상기 지연 판독 펄스가 입력되는 것을 특징으로 하는 입출력 센스 증폭기.
  7. 제1항에 있어서, 상기 제어신호 생성부는,
    상기 판독 펄스를 소정시간 지연시켜 제2 지연 판독 펄스를 생성하는 제2 지연버퍼,
    상기 데이터 출력 신호 및 상기 제2 지연 판독 펄스를 입력받고, 이를 논리 조합하여 제1 제어신호를 생성하는 제1 논리부,
    상기 데이터 출력 신호의 논리 상태를 반전하여 출력하는 제1 반전부, 및
    상기 반전된 데이터 출력 신호 및 상기 제2 지연 판독 펄스를 입력받고, 이를 논리 조합하여 제2 제어신호를 생성하는 제2 논리부를 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  8. 제7항에 있어서, 상기 제2 지연 판독 펄스는,
    상기 판독 펄스의 1/2 주기만큼 지연된 것을 특징으로 하는 입출력 센스 증폭기.
  9. 제7항에 있어서, 상기 제1 및 제2 논리부는,
    각각 노아 게이트로 구성되는 것을 특징으로 하는 입출력 센스 증폭기.
  10. 제1항에 있어서, 상기 입출력 감지 증폭부는,
    제1 단자에 전원 전압이 각각 인가되고 상기 판독 펄스를 게이트로 각각 입력받는 제1 및 제2 피모스 트랜지스터,
    상기 제1 및 제2 피모스 트랜지스터의 제2 단자에 각각 직렬로 연결되고 상기 제어신호를 게이트로 입력받는 제1 및 제2 엔모스 트랜지스터,
    상기 제1 및 제2 엔모스 트랜지스터에 직렬로 연결되고 상기 소신호 데이터들을 게이트로 입력받는 제3 및 제4 엔모스 트랜지스터, 및
    상기 제3 및 제4 엔모스 트랜지스터 및 접지 전압 사이에 연결되고 상기 판독 펄스를 게이트로 입력받는 제5 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
  11. 제10항에 있어서,
    상기 제1 및 제2 피모스 트랜지스터의 제2 단자와 상기 입출력 감지 증폭부의 출력단 사이에는 출력되는 샘플링 데이터를 래치하기 위한 래치부가 더 구비하는 것을 특징으로 하는 입출력 센스 증폭기.
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