KR100303040B1

KR100303040B1 - 반도체기억장치의데이터입력회로

Info

Publication number: KR100303040B1
Application number: KR1019960017507A
Authority: KR
Inventors: 데쓰로 다께나까
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1995-05-25
Filing date: 1996-05-22
Publication date: 2001-11-22
Also published as: DE69614919D1; EP0744749A3; DE69614919T2; US5724287A; JPH08321183A; EP0744749B1; JP3394111B2; EP0744749A2; KR960042733A

Abstract

[목적] 데이터선으로 보내는 펄스화 처리후의 기입펄스 데이터의 서로 전후하는 펄스를 명확하게 분리한다.

[구성] 기입 제어신호(회로(1)의 출력)이 인에이블로 된 경우와, 기입제어신호의 인에이블 상태에서 기입 데이터(DIN)가 변화된 경우에, 기입 데이터의 논리레벨에 따라서, 한 쌍의 데이터선으로 보내는 제 1 및 제 2 어느 한 쪽의 기입펄스 데이터에 기입 펄스를 발생시키는 반도체 기억장치의 데이터 입력회로에 관한 것이다.

기입 제어신호 및 기입 데이터에 의거하여, 중간적인 기입 펄스 데이터를 형성하는 기입 펄스 발생수단(1∼7)과, 이 중간적인 기입 펄스 데이터와 입력된 기입 데이터의 논리연산을 행하여, 한 쌍의 데이터선으로 보대는 최종적인 제 1 및 제 2 기입 펄스 데이터를 형성하는 데이터 재입력수단(10),(11)을 설치하고 있다.

Description

반도체 기억장치의 데이터 입력회로

제 1 도는 실시예 1 의 구성을 나타내는 블럭도.

제 2 도는 종래의 구성을 나타내는 블럭도.

제 3 도는 종래의 결점의 설명용 타이밍 차트.

제 4 도는 실시예 1 의 각 부 타이밍 차트.

제 5 도는 실시예 1 의 지연회로의 구성예를 나타내는 블럭도.

제 6 도는 제 5 도의 지연회로의 입출력을 나타내는 신호 파형도.

제 7 도는 제 5 도의 지연회로를 직용한 것의 이점 설명용의 타이밍 차트.

제 8 도는 실시예 2 의 구성을 나타내는 블럭도.

제 9 도는 실시예 3 의 구성을 나타내는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1,50 : NOR 게이트 2,3,40-1∼40-n : AND 게이트

4,5,51,61U-1∼61U-n,61D-1∼61D-n : 지연회로

6,7,43,44a-1∼44a-n,44b-1∼44b-n, 52,62U-1∼62U-n, 62D-1∼62D-n : NAND 게이트

10, 11 : OR 게이트 21∼24 : 인버터 게이트

본 발명은, 기입기능을 갖는 반도체 기억장치의 데이터 입력회로에 관한 것이다.

종래, 반모체 기억장치로서, 기입 데이터를 내부에서, 메모리 셀에 기입구동할 수 있는 최소시간에 가까운 펄스 폭을 갖는 펄스로 변환하고, 실질적인 기입시간을 단축하여, 기입시의 소비전력을 삭감하는 것이 이미 제안되어 있다.

제 2 도는 이와 같은 기입 데이터의 펄스화 기능을 갖는 종래의 반도체 기억장치에 있어서의 데이터 입력회로를 나타내는 것이다. 그리고, 표기상의 문제로부터, 도면에서 「상측 바아」를 붙여서 나타내고 있는 부호를, 본 명세서에 있이서는, 「상측 바아」를 붙이는 대신에, 그 부호의 말미에 「/」를 붙여서 나타내고 있다.

제 2 도에 있어서는, 액티브 로우의 칩 셀렉트 신호(CS/)및 액티브 로우의 라이트 인에이블 신호(WE/)는, 2 입력 NOR 게이트(1)에 입력되고, 이 NOR 게이트(1)로부터는, 이들의 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L"(유의(有意))일 때에 기입을 지시하는 "H" 가 출력되고, 2 개의 2 입력 AND 게이트(2) 및 (3)의 각각의 한 쪽의 입력단자로 보내진다. AND 게이트(2)의 다른 쪽의 입력단자에는 입력 데이터(DIN)가 반전하여 입력되고, AND 게이트(3)의 다른 쪽의 입력단자에는 입력 데이터(DIN)가 그대로 입력된다. 이렇게하여, 기입시에는, AND 게이트(2)로부터는 입력 데이터(DIN)의 반전논리 레벨이 출력되고, AND 게이트(3)로부터는 입력 데이터(DIN)의 논리레벨 그대로의 논리레벨이 출력된다.

AND 게이트(2)로부터의 신호는, 2 입력 NAND 게이트(6)의 한쪽의 입력단자에 그대로 입력됨과 동시에, 펄스 폭을 규정하는 지연회로(4)를 통하여 소정시간만큼 지연된 후 반전되어서 NAND 게이트(6)의 다른 쪽의 입력단자로 보내진다. 이렇게하여, NAND 게이트(6)로부터는, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L" 로 변화된 시점에서 입력 데이터(DIN)가 "L" 을 취하고 있던 경우 및, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L"(유의)로 되어있는 중간에서 입력 데이터(DIN)가 "H" 로부터 "L" 로 변화된 경우에, "L" 을 소정시간(펄스폭)만큼 취하는 한 쪽의 데이터 선으로 보내는 제 1 의 기입 펄스 데이터(WD)가 출력된다.

따라서, 지연회로(4)및 NAND 게이트(6)로 되는 부분은, 견해를 바꾸면, 검출신호의 유의레벨이 "L" 로 설정되어 있는 하강 에지의 검출구성을 이루고 있다.

지연회로(5)및 NAND 게이트(7)에 의해서, 상술과 동일하게, AND 게이트(3)로부터의 신호도 펄스화되고, NAND 게이트(7)로부터는, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L"로 변화된 시점에서 입력 데이터(DIN)가 "H" 를 취하고 있었던 경우 및, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L" 로 되어 있는 중간에서 입력 데이터(DIN)가 "L" 로부터 "H" 로 변화된 경우에, "L" 을 소정시간(펄스 폭)만큼 취하는 다른 쪽의 데이터선으로 보내는 제 2 의 기입 펄스 데이터(WD/)가 출력된다.

그러나, 종래의 반도체 기억장치에 있어서는, 기입기간중에 입력 데이터의 논리레벨이 변화된 경우에, 펄스화 구성의 각 부 회로의 게이트 수의 차이 등에 의한 타이밍 변동 이나 제 1 및 제 2 의 기입 펄스 데이터(WD) 및 (WD/)를 전송하는 한 쌍의 데이터선의 배선부하 등에 의해서, 이들 데이터 선상에서의 펄스 데이터의 변동, 라운딩, 중첩이 발생하여, 메모리 셀에 데이터를 정확하게 기입할 수 없는 우려를 갖는 것이었다. 특히, 고속동작하는 반도체 기억장치라면, 기입 펄스 데이터의 펄스폭을 보다 좁게 하고 있으므로, 제 1 및 제 2 의 기입 펄스 데이터(WD) 및 (WD/)의 변동, 라운딩, 중첩에 의한 악 영향을 받기 쉽다.

제 3 도는, 이와 같은 과제의 설명용 타이밍 차트이다. 예를 들면, 칩 셀렉트 신호(CS/)가 "L" 의 상태에서 라이트 인에이블 신호(WE/)가 "L" 로 변화하여 NOR 게이트(1)의 출력신호가 제 3 도(A)에 나타내는 바와 같이 기입을 지시하도록 변화된 시점에 있어서, 입력 데이터(DIN)가 "H" 였다고 하면, 메모리 셀에 "H" 를 기입시기도록 하기 위하여, 제 3 도(c)에 나타내는 제 2 의 기입 펄스 데이터(WD/)만으로 펄스가 발생한다. 라이트 인에이블 신호(WE/)가 "L" 로 변화된 시점부터 그다지 시간(T1 이라 한다)이 경과하고 있지 않은 시점에 있어서, 입력 데이터(DIN)가 "H"로 부터 "L" 로 변화하면, 메모리 셀에 "L" 을 기입하도록 하기 위하여, 제 3 도(d)에 나타내는 제 1 의 기입 펄스 데이터(WD)만으로 펄스가 발생한다.

이 경우에 있어서, 시간(T1)이 짧으면, 상술한 요인에 의해서, 메모리 셀 에 "H" 를 기입하도록 하는 제 2 의 기입 펄스 데이터(WD/)에 있어서의 펄스와, 메모리 셀에 "L" 을 기입하도록 하는 제 1 의 기입 펄스 데이터(WD)에서의 펄스의 기간이 중복되고, 동시에 "L" 을 취하는 기간(T2)이 발생한다. 그래서, 최초에 "H" 를 기입하기 위한 한 쌍의 기입 펄스 데이터(WD) 및 (WD/)의 논리조합 "H" 및 "L" 의 기간도 짧아지고, 다음에 "L"을 기입하기 위한 한 쌍의 기입펄스 데이터(WD) 및 (WD/)의 논리조합 "L" 및 "H" 의 기간도 짧아지며, 메모리 셀에 데이터를 정확하게 기입할 수 없다.

특히, 이와 같은 경우에는 뒷쪽의 "L" 을 기입하는 것을 의도하고 있으며, 뒷쪽의 "L" 을 메모리 셀에 기입할 수 없는 과제는 큰 문제이다.

사실상, 반도체 기억장치를 이용하는 장치(CPU)로서는 여러가지의 것이 있으며, 기입 데이터(DIN)를 변화시킨 후에, 라이트 인에이블 신호(WE/)를 유의하게 하는 것도 있다면, 러이트 인에이블 신호(WE/)를 유의하게 변화시킨 후에, 기입 데이터(DIN)를 변화시키는 것도 있으며, 제 3 도를 이용하여 설명한 과제는, 당해 반도체 기억장치가 후자의 이용장치에 접속된 경우에 발생하기 쉽다.

그리고, 기입 기간중에 입력 데이터의 논리레벨의 변화가 수 회 발생한 경우에도, 동일한 문제가 발생한다.

또, 제 1 및 제 2 의 기입 펄스 데이터(WD 및 WD/)의 펄스 폭이 불충분한 경우나 라운딩이 있는 경우에는, 독출을 허용하는 상태로의 데이터선이나 비트선에 대한 리세트도 명확해지지 않고, 이 점에서도, 당해 기억장치의 동작을 불안정하게 한다.

따라서, 1 회의 기입 기간중에 있어서, 기입 데이터가 도중에 1 회 이상 변화된 경우라도, 최종적인 데이터를 정확하게 메모리 셀에 기입할 수 있으며, 독출가능한 상태로도 안정하게 이행할 수 있는 반도체 기억장치의 데이터 입력회로가 구해지고 있다.

이와 같은 문제를 해결하기 위하여, 본 발명에 있어서는, 기입제어신호가 인에이블로 된 경우와, 기입 제어신호의 인에이블 상태에 있어서 기입 데이터가 변화된 경우에, 기입 데이터의 논리 레벨에 따라서, 한 쌍의 데이터선에 각각 부여하는 제 1 및 제 2 기입 펄스 데이터의 한 쪽에 기입 펄스를 발생시키는 반도체 기억장치의 데이터 입력회로에 있어서, 이하의 각 수단을 형성하였다.

즉, 기입 제어신호 및 기입 데이터에 의거하여, 중간적인 기입 펄스 데이터를 형성하는 기입 펄스 발생수단과, 이 중간적인 기입 펄스 데이터와 입력된 기입 데이터의 논리연산을 행하여, 데이터선에 부여하는 최종적인 제 1 및 제 2 기입 펄스 데이터를 형성하는 데이터 재입력 수단을 형성하였다.

본 발명에 있어서는, 기입 펄스 발생수단이, 기입 게어신호 및 기입 데이터에 의거하여, 형성한 중간적인 기입펄스 데이터를 그대로 출력하는 것은 아니며, 데이터 재입력 수단에 의해, 이 중간적인 기입펄스 데이터와 입력된 기입 데이터의 논리연산을 행하여, 한 쌍의 데이터에 각각 부여하는 최종적인 제 1 및 제 2 기입 펄스 데이터를 형성한다.

이로써, 기입 제어신호가 인에이블로 된 시점부터 그다지 시간이 경과하고 있지 않은 기입제어신호의 인에이블 상태에 있어서, 기입 데이터가 변화하였다 하여도, 추가로 그 후에 기입 데이터가 변화하였다 하여도, 최종적인 제 1 및 제 2 기입 펄스 데이터로서, 서로 전후하는 펄스가 분리되어 있고, 게다가 양호한 펄스형상을 갖는 것을 얻을 수 있게 되고, 메모리 셀로의 기입이 정확하게 실행된다.

(A)실시예 1

이하, 본 발명에 의한 반도체 기억장치의 데이터 입력회로의 실시에 1을 도면을 참조하면서 상술한다. 여기에서, 제 1 도가 실시예 1의 구성을 나타내는 것이며, 상술한 제 2 도와 동일, 대응부분에는, 동일부호를 붙여서 나타내고 있다.

제 1 도에 있어서, 이 실시예 1 의 반도체 기억장치의 데이터 입력회로는, 제 2 도에 나타낸 종래회로의 구성에 더하여, 펄스화된 한 쌍의 기입 펄스 데이터(WD) 및 (WD/)를 각각 정형하는 2 입력 OR 게이트(10) 및 (11)를 구비하고 있다. 이들 펄스 정형부를 구성하는 OR 게이트(10) 및 (11)는, 가급적 메모리 셀에 가까운 위치에 설치되어 있는 것이 바람직하다. 그리고, 제 1 도에 있어서, 저항기호로 표시하고 있는 기입 펄스 데이터(WD),(WD/)및 입력 데이터(DIN)의 전달계에 형성된 요소(12∼14)는, 펄스형상에 악영향을 구는 배선부하(저항 성분이나 용량성분으로 되는)등을 나타내고 있다.

OR 게이트(l0)의 한 쪽의 입력단자에는, NAND 게이트(6)로부터 출력된 제 1 의 기입 펄스 데이터(WD)가 배선패턴을 받아 들여 그대로 입력되고, 다른 쪽의 입력단자에는 입력 데이터(DIN)가 배선 패턴을 받아 들여 그대로 입력된다. 따라서, OR 게이트(10)로부터는, 필스화된 제 1 의 기입 펄스 데이터(WD)및 입력 데이터(DIN)의 OR 출력이 얻어지고, 이것이 최종적인 제 1 의 기입 펄스 데이터(WDATA)로서 출력된다.

다른 쪽의 OR 게이트(11)의 한 쪽의 입력단자에는, NAND 게이트(7)로부터 출력된 제 2 의 기입 펄스 데이터(WD/)가 배선패턴을 받아 들여 그대로 입력되고, 다른 쪽의 입력단자에는 입력 데이터(DIN)가 배선 패턴을 받아 들인 후, 반전되어서 입력된다. 따라서, OR 게이트(11)로부터는, 펄스화된 제 2 의 기입 펄스 데이터(WD/)및 입력 데이터(DIN)의 반전신호(DIN/)의 OR 출력이 얻어지고, 이것이 최종적인 제 2 의 기입 펄스 데이터(WDATA/)로서 출력된다.

이들 OR 게이트(10) 및 (11)는 각각, 대응하는 기입 펄스 데이터(WD) 및 (WD/)와, 입력 데이터(DIN)의 논리레벨을 조합함으로써, 상술한 바와 같이 대응하는 기입 펄스 데이터(WD) 및 (WD/)의 펄스 정형기능을 담당하는 것이지만, 이 펄스 정형기능은, 1 회의 기입기간의 도중에 입력 데이터(DIN)의 논리레벨이 변화된 경우에, 특히 유효성을 발휘한다.

이하, 이것을, 종래의 과제의 설명에서 이용한 제 3 도에 나타내는 입력상황과 동일한 입력상황의 경우를 예로하여, 제4도를 참조하면서 설명한다.

칩 셀렉트 신호(CS/)가 "L" 의 상태에서 라이트 인에이블 신호(WE/)가 "L" 로 빈화하여 NOR 게이트(1)의 출력신호가 제 4 도(a)에 나타내는 바와 같이 기입을 지시하도록 변화된 시점에서, 입력 데이터(DIN)가 "H"였다고 하면, 메모리 셀에 "H" 를 기입하도록 하기 위하여, 제 4 도(c)에 나타내는 제 2 의 기입 펄스 데이터(WD/)에만 펄스가 발생하고, 라이트 인에이블 신호(WE/)가 "L" 로 변화된 시점부터 그다지 시간(T1)이 경과하지 않은 시점에서, 입력 데이터(DIN)가 "H" 로부터 "L" 로 변화하면, 메모리 셀에 "L" 을 기입하도록 하기 위하여, 제 4 도(d)에 나타내는 제 1 의 기입 펄스 데이터(WD/)에만 펄스가 발생한다. 각 기입 펄스 데이터(WD),(WD/)에서의 이들 펄스는, 펄스화 구성의 각 부 회로의 게이트 수의 차이 등에 의한 타이밍 변동이나, 제 1 및 제 2 의 기입 펄스 데이터(WD) 및 (WD/)를 전송하는 배선패턴의 부하 등에 의해서, 라운딩이나 중첩이 발생해 버린다.

그리고, 사이클 타임이 20ns, 25ns 이라는 고속인 반도체 기억장치는 기입시간 및 기입 직후의 독출동작보증(라이트 리커버리 머신 확보)을 위한, 펄스 폭은 5ns 정도로 상당히 짧게 설정되어 있으며, 그래서, 배선부하 등에 의한 지연에 의거하는 중첩시간은 상대적으로 커지기 쉽다.

그러나, 제 2 의 기입 펄스 데이터(WD/)에 펄스가 발생된 경우의 입력 데이터(DIN)의 논리 레벨은 항상 "H" 이므로, 이 실시예 1 과 같이, 제 2 의 기입 펄스 데이터(WD/)와 입력 데이터(DIN)의 반전신호의 OR 출력을 얻으면, 그 OR 출력신호인 최종적인 제 2 의 기입 펄스 데이터(WDATA/)는 제 4 도(e)에 나타내는 바와 같이, 입력 데이터(DIN)가 "H" 기간에 있이서 "L" 을 취하는 펄스로 정형된다. 한편, 제 1 의 기입 펄스 데이터(WD/)에 펄스가 발생된 경우의 입력 데이터(DIN)의 논리레벨은 항상 "L" 이므로, 제 1 의 기입 펄스 데이터(WD)와 입력 데이터(DIN)의 OR 출력을 얻으면, 그 OR 출력신호인 최종적인 제 1 의 기입 펄스 데이터(WDATA)와, 제 4 도(f)에 나타내는 바와 같이, 입력 데이터(DIN)가 "L" 기간에 있어서 "L" 을 취하는 펄스로 정형된다.

이렇게하여, 제 2 의 기입 펄스 데이터(WD/)의 펄스와, 제 1 의 기입 펄스 데이터(WD)의 펄스가 중첩되어 있어도, 최종적인 제 2 의 기입 펄스 데이터(WDATA/)의 펄스와, 최종적인 제 1 기입 펄스 데이터(WDATA)의 펄스와는 분리되고, 또, 게이트 수 등의 영향을 받지않는 입력데이터(DIN)를 이용하고, 게다가 배선 패턴을 거친 후에 논리처리하고 있으므로 그 파형형상도 명확해진다.

상기 경우와는 반대로, 칩 셀렉트 신호(CS/)가 "L" 의 상태에서 라이트 인에이블 신호(WE/)가 "L" 로 변화된 시점에서, 입력 데이터(DIN)가 "L" 이며, 이 시점에서 그다지 시간이 경과하고 있지 않은 시점에서, 입력 데이터(DIN)가 "L" 로부터 "H" 로 변화된 경우라도, 상기와 동일한 동작에 의해, 최종적인 제 1 및 제 2 의 기입 펄스 데이터(WDATA) 및 (WDATA/)의 펄스는 분리되고, 그 파형형상도 명확해진다.

칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 "L" 의 상황에서, 입력 데이터(DIN)가 복수회 논리레벨을 변화시켜도, 논리레벨의 변화마다 동일하게 작용한다.

이 실시예 1 에 있어서는, 1 회의 기입동작 기간의 도중에서 입력 데이터(DIN)의 논리레벨이 잡음 등에 의해서 단기간에만 변화된 경우에도, 양호한 기입 펄스 데이터(WDATA) 및 (WDATA/)를 얻을 수 있도록, 지연회로(4) 및 (5)의 구성을 종래의 것으로부터 변화시키고 있다.

일반적으로는, 지연회로(4) 및 (5)로서, 인버터 게이트, NAND 게이트, NOR 게이트 등의 논리소자를 간단히 종속접속한 구성이나, 저항 및 용량등으로 이루어지는 구성이 채용되고 있다. 전자의 경우도 단순한 접속이며, 각 논리소자의 구성에 주의를 기울이고는 있지 않다.

이 실시예 1 에서는, 각 지연회로(4),(5)로서, 제 5 도에 나타내는 바와 같이, PMOS 및 NMOS 의 특성이 다른 복수(도시한 것은 4 개)의 CM0S 구성의 인버터 게이트(21∼24)를 종속접속하여 구성하고 있다.

여기에서, 제 1 단 및 제 3 단의 인버터 게이트(21) 및 (23)로서는, "L" 로부터 "H" 로의 천이시간을 규정하는 PMOS 의 게이트 폭과 게이트 길이의 비(WP/LP)가 10㎛/2㎛ 로서, "H" 로부터 "L" 로의 천이시간을 규정하는 NMOS 의 게이트 폭과 게이트 길이의 비(WN/LN)가 5㎛/0.5㎛ 의 것을 적용하고 있다. 또, 제 2 단 및 제 4 단의 인버터 게이트(22) 및 (24)로서는, PMOS 의 게이트 폭과 게이트 길이의 비(WP/LP)가 10㎛/0.5㎛ 로서, NMOS 의 게이트 폭과 게이트 길이의 비(WN/LN)가 5㎛/2㎛ 의 것을 적용하고 있다.

즉, 제 1 단 및 제 3 단의 인버터 게이트(21) 및 (23)으로서, "L" 로부터 "H" 로의 천이가, "H" 로부터 "L" 로의 천이 보다 길어지는 것을 적용하고 있으며, 반대로, 제 2 단 및 제 4 단의 인버터 게이트(22) 및 (24)로서, "H" 로부터 "L" 로의 천이가, "L" 로부터 "H" 로의 천이 보다 길게 걸리는 것을 적용하고 있다. 그러나, 당해 지연회로(4)또는(5)의 입력데이터로부터 본 경우, 그 반전 데이터가 입력되는 제 2 단 및 제 4 단의 인버터 게이트(22) 및 (24)도, 제 1 단 및 제 3 단의 인버터 게이트(21) 및 (23)과동일한 에지천이특성을 갖고 있다. 즉, 입력 데이터의 에지로부터 보면, 그 상승에지의 천이시간을 하강에지의 천이시간 보다 길어지도록 기능하고 있다.

따라서, 당해 지연회로(4)또는(5)로의 제 6 도(a)에 나타내는 바와 같은 넓은 펄스폭의 입력 데이터는, 당해 지연회로(4)또는(5)로부터 출력될 때에는, 제 6 도(b)에 나타내는 바와 같이, 좁은 펄스폭의 출력 데이터로 변환된다. 입력 데이터의 펄스폭이 좁은 경우에는, 출력 데이터에서 펄스가 없어지는 일도 발생한다.

그리고, 제 1 단 및 제 3 단의 인버터 게이트(21) 및 (23)의 천이특성과, 제 2 단 및 제 4 단의 인버터 게이트(22) 및 (24)의 천이특성이 상술한 바와 같이 대칭적이므로, 당해 지연회로(4)또는(5)로부터의 출력 데이터에 있어서의 상승에지와 하강에지의 천이시간은 대략 동등한 것으로 되어 있다.

제 7 도는, 이상과 같은 구성의 지연회로(4) 및 (5)를 적용한 것의 메리트를 설명하기 위한 지연회로(4)에 관한 타임차트의 일 예이다.

일반적인 구성의 지연회로(4)를 적용한 경우, 제 7 도(a1)에 나타내는 단(短)펄스를 갖는 그 입력 데이터는, 소정시간만큼 지연되어서 제 7 도(a2)에 나타내는 바와 같이 그대로 출력 데이터로 되고, 그 결과, 제 7 도(a3)에 나타내는 바와 같이, NAND 게이트(6)로부터 제 1 기입펄스 데이터(WD)에 있어서 메모리 셀의 동작을 보장할 수 없는 단펄스폭의 유의펄스가 발생하는 일도 있다.

이에 대하여, 제 5 도에 나타낸 구성의 지연회로(4)를 적용한 경우에는, 제 7 도(b1)에 나타내는 상기와 동일한 입력 데이터가 입력되어도, 지연회로(4)로부터의 출력 데이터에 있어서는, 제 7 도(b2)에 나타내는 바와 같이, 입력 데이터에 있어서의 단펄스가 제거되고, 그 결과 제 7 도(b3)에 나타내는 바와 같이, NAND 게이트(6)로부터의 제 1 기입 펄스 데이터(WD)에 있어서, 메모리 셀의 동작을 보증할 수 있는 충분한 펄스폭의 유의 펄스를 얻을 수 있다.

이상과 같이, 상기 제 1 실시예에 의하면, 일단 얻어진 제 1 및 제 2 기입펄스 데이터를 입력 데이터와의 논리를 취하여 펄스정형하여, 최종적인 제 1 및 제 2 기입펄스 데이터를 얻도록 하였으므로, 기입시의 도중에 있어서 입력 데이터가 변화하였다 하여도, 변화후의 레벨에 따라서 충분한 펄스폭에다 양호한 형상의 기입 펄스를 얻을 수 있으며, 메모리 셀에 정확하게 데이터를 기입할 수 있다.

또, 상기 실시예 1 에 의하면, 지연회로로서, PMOS와 NMOS의 천이특성이 비대칭인 CM0S 구성의 인버터 게이트를 종속접속한 것을 적용하였으므로, 잡음 등의 영향에서 지연회로의 입력 데이터에 단펄스가 발생하고 있어도, 그 영향을 배제하여 메모리 셀을 바르게 동작시킬 수 있는 기입펄스를 얻을 수 있다.

이와 같이 기입 펄스 데이터의 펄스가 다른 펄스와 명확히 분리되고, 게다가, 펄스형상도 양호하므로, 데이터선 및 또는 비트선에 대한 도시하지 않은 리세트회로에 의한 리세트도, 확실하면서 고속으로 실행할 수 있으며, 다음 독출동작을 고속으로 실행할 수 있게 된다.

(B)실시예 2

다음에, 본 발명에 의한 반도체 기억장치의 데이터 입력회로의 실시예 2 를 도면을 참조하면서 상슬한다. 여기에서, 제 8 도가 이 실시예 2 의 구성을 나타내는 것이며, 상술한 제 1 도와 동일, 대응부분에는, 동일부호를 붙여서 나타내고 있다.

이 실시예 2는, 제 1 도 및 제 8 도의 비교로부터 명확한 바와 같이, 실시예 1 에 있어서의 NAND 게이트(2) 및 (3)의 구성부분을 변경한 것이다. NAND 게이트(2) 및 (3)은, 칩 셀렉트신호(CS/)및 라이트 인에이블 신호(WE/)가 함께 유의인 것을 열림조건으로 하고, 각각 입력 데이터(DIN)의 반전신호 및 입력 데이터(DIN)를 통과시키는 게이트 수단(스위치)으로 되어 있으므로, 트랜스퍼 게이트를 이용한 구성으로 치환할 수 있으며, 이와 같이 한 것이 제 2 실시예로 되어 있다.

여기에서, 2 개의 인버터 게이트(30) 및 (31)와, 트랜스퍼 게이트(32)와, PMOS(34)가 NAND 게이트(2)에 대응하고, 인버터 게이트(31)와, 트랜스퍼 게이트(33)와, PMOS(35)가 NAND 게이트(3)에 대응하고 있다. PMOS(34) 및 (35)는, 풀 업용의 것이다.

칩 셀렉트신호(CS/)및 라이트 인에이블신호(WE/)가 함께 "L"(유의)이면, NAND 게이트(1)로부터 "H"가 출력되고, NAND 게이트(1)의 출력신호 및 그 인버터 게이트(31)를 통하여 반전신호가 제어신호로서 주어지는 양 트랜스퍼 게이트(32) 및 (33)는 온 동작하고, 양 PMOS(34) 및 (35)는 오프 동작한다. 이 상태에 있어서는, 입력 데이터(DIN)는, 인버터 게이트(30)를 통하여 반전된 후, 트랜스퍼 게이트(32)를 통과하여 지연회로(4)및 NAND 게이트(6)로 보내지고, 또, 입력 데이터(DIN)는, 트랜스퍼 게이트(33)를 통과하여 지연회로(5)및 NAND 게이트(7)로 보내진다.

한편, 칩 셀렉트신호(CS/)및 라이트 인에이블신호(WE/)의 적어도 한 쪽이 "H" 이면, NAND 게이트(1)로부터 "L" 이 출력되고, 양 트랜스퍼 게이트(32) 및 (33)는 오프동작하며, 양 PMOS(34) 및 (35)는 온동작한다.

이 상태에 있어서는, 입력데이터(DIN)의 인버터 게이트(30)를 통하여 반전신호는 트랜스퍼 게이트(32)를 통과할 수 없으며, 또, 입력 데이터(DIN)는 트랜스퍼 게이트(33)를 통과할 수 없으며, 지연회로(4)및 NAND 게이트(6)에는, 풀 업용의 PMOS(34)의 기능에 의해서 "H" 가 입력되고, 지연회로(5)및 NAND 게이트(7)에는, 풀 업용의 PA4OS(35)의 기능에 의해서 "H" 가 입력된다.

이와 갈이 하여 실시예 1 의 NAND 게이트(2) 및 (3)와 동일한 진리 값 표에 따른 논리레벨의 변환이 실행된다.

따라서, 이 실시예 2 에 의해서도, 일단 얻어진 제 1 및 제 2 기입펄스 데이터를, 입력 데이터와의 논리를 취하여 펄스정형하여, 최종적인 제 1 및 제 2 기입펄스 데이터를 얻도록 하였으므로, 기입펄스 인에이블상태중에서 입력데이터가 변화하였다 하여도, 변화후의 레벨에 따른 충분한 펄스폭에 더하여 양호한 형상의 기입펄스를 얻을 수 있으며, 메모리 셀에 정확히 데이터를 기입할 수 있므며, 또, 지연회로로서, PMOS 와 NMOS 의 천이특성이 비대칭인 CMOS 구성의 인버터 게이트를 종속접속한 것을 적용하였으므로, 잡음등의 영향으로 지연회로의 입력 데이터에 단펄스가 발생하고 있어도, 그 영향을 배제하여, 메모리 셀을 정확히 동작시킬 수 있는 기입펄스가 얻어진다.

이에 더하여, 실시예 2에 의하면, 구성(패턴면적)의 일단의 소형화를 달성하는 것을 기대할 수 있다.

예를 들면, CM0S 에서 실현하는 경우에 있어서, 트랜지스터 레벨의 소자수로 실시예 1 및 실시예 2를 비교하면 이하와 같다. 실시예 1의 경우, 반전취입구성을 갖는 NAND 게이트(2)가 8 소자, NAND 게이트(3)가 6 소자인 계 14 소자로 구성되어 있다. 한편, 실시예 2 의 경우, 2 개의 인버터 게이트(30) 및 (31)가 각각 2 소자, 2 개의 트랜스퍼 게이트(32) 및 (33)가 각각 2 소자, 2 개의 풀 업용 PMOS 가 각각 1 소자인 제 10 소자로 구성되고, 실시예 1 보다 4 소자 적게 구성할 수 있어서, 그만큼 패턴면적의 억제를 기대할 수 있다.

(C)실시예 3

다음에 본 발명에 의한 반도체 기억장치의 데이터 입력회로의 실시예 3을 도면을 참조하면서 상술한다. 여기에서, 제 9 도가 이 실시예 3 의 구성을 나타내는 블럭도이다.

이 실시예 3 은, n 비트 병렬입력의 반도체 기억장치용의 것이다. 그리고, 상기 실시예 1 및 실시예 2 도, 당연히, n 비트 병렬입력용으로 확장 적용할 수 있는 것이다. 이 실시예 3 의 특징은, 기입펄스 데이터는 모든 입력비트 데이터에 공통으로 형성할 것, 그 기입펄스 데이터로부터 각 비트에 대하여 제 1 및 제 2 기입펄스 데이터의 형성과 기입펄스의 펄스정형을 동일한 논리소자에 의해서 행하고 있는 점이다.

제 9 도에서, 각 입력비트 데이터(DIN1, …, DINn)는 각각 대응하는 2 입력 AND 게이트(40-1, …, 40-n)의 한 쪽의 입력단자에 입력된다. 이들 AND 게이트(40-1 ∼ 40-n)의 다른 쪽의 입력단자에는, 칩 셀렉트신호(CS/)및 라이트 인에이블신호(WE/)의 NOR 출력을 얻는 후술하는 NOR 게이트(50)로부터의 출력신호를 얻을 수 있다. 이렇게 하여, 각 AND 게이트(40-1, …, 40-n)로부터는 각각, 칩 셀렉트 신호(CS/)및 라이트 인에이블신호(WE/)가 동시에 "L" 의 기입허용시에, 대응하는 입력비트 데이터(DIN1, …, DINn)과 같은 논리레벨을 취하고, 그 밖의 것에서는 항상 "L" 을 취하는 신호가 출력된다.

실시예 1 에 대하여 설명한 바와 같이, 기입펄스를 출력시키는 타이밍은, ① 칩 셀렉트신호(CS/)및 라이트 인에이블신호(WE/)가 동시에 "L"(유의)로 된 변화시점 직후와, ② 칩 셀렉트신호(CS/)및 라이트 인에이블신호(WE/)가 동시에 "L"(유의)인 기입기간 도중에서 데이터가 변화된 직후이다.

기입펄스 데이터 발생부(41)는, ① 의 경우에 기입펄스 데이터를 발생시키는 것이며, 각 기입펄스 데이터 발생부(42U-1, 42D-1, …, 42U-n, 42D-n)는, ② 의 경우에 기입펄스 데이터를 발생시키는 것이다.

기입펄스 데이터 발생부(41)는, NOR 게이트(50), 지연회로(51), 2 입력 NAND 게이트(52)로 구성되어 있다. NOR 게이트(50)는 상술한 바와 같이, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)의 NOR출력을 얻는 것이며, 칩 셀렉트 신호(CS/)및 라이트 인에이블신호(WE/)가 동시에 "L"(유의)일 때에 "H" 를 출력한다. 이 출력신호는, 지연회로(51)에 그대로 입력됨과 동시에, 반전되어시 NAND 게이트(52)에 입력된다. NAND 게이트(52)에는 이 지연회로를 거친 신호도 입력된다. 이로써, NAND 게이트(52)로부터는, NOR 게이트(50)의 출력신호가 "H" 로 변화된 시점(칩 셀렉트신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L" 로 변화된 시점)부터, 지연회로(51)로 규정되는 소정시간만큼 "L" 을 취하는 펄스 데이터가 출력된다.

각 기입펄스 데이터 발생부(42U-i, 42D-i ; i 는 1∼n)에는, 대응하는 NAND 게이트(40-i)를 통과한 입력비트 데이터(DINi)이 입력된다.

기입펄스 데이터 발생부(42U-i)는, 동일구성을 가지며, 기입펄스 데이터 발생부(42U-1)에 상세한 구성을 나타내는 바와 같이, 지연회로(61U-i)및 2 입력 NAND 게이트(62-i)로 구성되어 있으며, 입력비트 데이터(DINi)는, 지연회로(61U-i)에 그대로 입력됨과 동시에, 반전되어서 NAND 게이트(62U-i)로 입력된다. NAND 게이트(62U-i)에는 지연회로(61U-i)를 거친신호도 입력된다. 이로써, NAND 게이트(62U-i)로부터는, 입력비트 데이터(DINi)가 "L" 로부터 "H" 로 변화된 시점부터, 지연회로(61U-i)에서 규정되는 소정시간만큼 "L" 을 취하는 기입펄스 데이터가 출력된다.

한편, 각 기입펄스 데이터 발생부(42D-i)는 동일구성을 가지며, 기입펄스 데이터 발생부(42D-1)에 상세한 구성을 나타내는 바와 같이, 지연회로(61D-i)및 2 입력 NAND 게이트(62D-i)로 구성되어 있으며, 입력비트 데이터(DINi)는, 지연회로(61D-i)및 NAND 게이트(62D-i)에 그대로 입력된다. NAND 게이트(62D-i)에는 지연회로(61D-i)를 거친 신호의 반전신호도 입력된다. 이에 의해, NAND 게이트(62D-i)로부터는, 입력비트 데이터(DINi)가 "H" 로부터 "L" 로 변화된 시점으로부터, 지연회로(61D-i)로 규정되는 소정시간만큼 "L" 을 취하는 기입펄스 데이터가 출력된다.

입력병렬 데이터가 변화하는 경우는, 그 1 이상의 비트 데이터가 동시에 변화한다. 따라서, 기입펄스 데이터 발생부(41,42U-1,42D-1, …, 42U-n, 42D-n)의 어느 하나가 1 이상부터 기입펄스 데이터가 출력된 것은, AND 게이트(40-1∼40-n)의 기능도 고려하면, 기입기간도중에 데이터가 변화하기 직전인 것을 나타내고 있다.

모든 기입펄스 데이터 발생부(41, 42U-1, 42D-1, …, 42U-1) 및 (42D-1)로부터의 기입펄스 데이터는, 2n+1 입력의 NAND 게이트(43)로 보내진다. 이렇게 하여, NAND 게이트(43)로부터는, 칩 셀렉트 신호(CS/)및 라이트 인에이블신호(WE/)가 동시에 "L"(유의)로 된 변화시점 직후와, 기입기간도중에서 병렬데이터가 변화된 직후에 있어서, 소정기간만큼 "H" 를 취하는 공통기입 펄스 데이터(WD)가 출력된다.

이 공통기입 펄스 데이터(WD)는, 출력단에 형성되어 있는 모든 2 입력 NAND 게이트(44a-1, 44b-1, …, 44a-1, 44b-1)의 한 쪽의 입력단자로 보내진다.

제 1 기입 펄스 데이터의 출력용의 각 NAND 게이트(44a-i)의 다른 쪽의 입력단자에는, 대응하는 AND 게이트(40-i)를 통과한 입력 비트 데이터(DINi)가 반전되어서 입력된다. 이렇게 하여, NAND 게이트(44a-i)로부터는, 입력 비트데이터(DINi)가 "L" 의 상태에서, 유의레벨인 "H" 의 공통기입펄스 데이터(WD)가 입력되었을 때에, 그 펄스폭을 갖는 "L" 펄스를 갖는 출력신호를 송출한다. 이 출력신호가, 대응하는 입력 비트 데이터(DINi)에 대한 최종적인 제 1 기입 펄스 데이터(WDATAi)로서 송출된다.

또, 제 2 기입 펄스 데이터의 출력용의 각 NAND 게이트(44b-i)의 다른 쪽의 입력단자에는, 대응하는 AND 게이트(40-i)를 통과한 입력 비트 데이터(DINi)가 그대로 입력된다. 이렇게 하여, NAND 게이트(44b-i)로부터는, 입력 비트 데이터(DINi)가 "H" 의 상태에서, 유의레벨인 "H" 의 공통기입펄스 데이터(WD)가 입력되었을 때에, 그 펄스폭을 갖는 "L" 펄스를 갖는 출력신호를 송출한다. 이 출력신호가, 대응하는 입력 비트 데이터(DINi)에 대한 최종적인 제 2 기입 펄스 데이터(WDATAi/)로서 송출된다.

여기에서, 한 쌍의 출력용 NAND 게이트(44a-i) 및 (44b-i)의 한 쪽에는, 입력 비트 데이터(DINi)를 판정하여 입력함과 동시에 다른 쪽에는 그대로 입력하고 있으므로, 이들 NAND 게이트(44a-i) 및 (44b-i)로부터의 출력인 제 1 및 제 2 기입펄스 데이터(WD/ATAi) 및 (WDATAi/)가 동시에 "L" 로 되는 일은 없다.

이 실시예 3 의 구성에 의하면, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L" 된 기입 인에이블 직후와, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L"(유의)인 기입기간도중에 병렬 데이터가 변화된 직후에 있어서, 입력 비트 데이터(DINi)의 논리레벨에 따라서, 제 1 또는 제 2 기입펄스 데이터(WDATAi)또는(WDATAi/)의 한 쪽에 "L" 을 취하는 기입펄스가 발생한다.

여기에서, 칩 셀렉트 신호(CS/)및 라이트 인에이블 신호(WE/)가 동시에 "L" 로 된 시점으로부터, 그다지 시간이 경과하고 있지 않은 시점에서 병렬 데이터가 변화된 경우에는, 기입펄스 데이터 발생부(41)로부터 최초의 기입펄스와, 기입펄스 데이터 발생부(42U-1,42D-1,…,42U-n 또는 42D-n)으로부터 다음의 기입펄스와 연결되어서, NAND 게이트(43)로부터 펄스폭이 넓은 기입펄스가 출력되는 것이 있지만, 입력 비트 데이터(DINi)가 입력되는 한 쌍의 NAND 게이트(44a-i) 및 (44b-i)에 의해서, 이들이 명확하게 분리된다.

그리고, 제 9 도에 있어서, 저항기호로 나타내고 있는 요소 45-1∼45-n,46)은, 전송된 신호형상에 악영향을 주는 배선부하(저항성분이나 용량 성분으로 이루어지는)등을 나타내고 있다.

따라서, 상기 실시예 3 에 의해서도, 일단 얻어진 기입펄스 데이터를, 입력데이터와의 논리를 취하여 펄스정형하고, 최종적인 제 1 및 제 2 기입펄스 데이터를 얻을 수 있도록 하였으므로, 기입시의 도중에서 입력 데이터가 변화하여도, 변화후의 레벨에 따른 충분한 펄스폭에 양호한 형상의 기입펄스를 얻을 수 있으며, 메모리 셀에 정확하게 데이터를 기입할 수 있게 된다.

또, 상기 실시예 3 에 의해서도, 각 지연회로로서, 제 5 도에 나타내는 구성의 것을 적용한 경우에는, 잡음 등의 영향으로 지연회로의 입력 데이터에 단펄스가 발생하고 있어도, 그 영향을 배제하여, 메모리 셀을 바르게 작용시킬 수 있는 기입펄스를 얻을 수 있다.

또한, 실시예 3 에 의하면, 기입펄스는 모든 입력비트 데이터에 공통으로 형성하고, 그 기입펄스 데이터로부터 각 비트에 대한 제 1 및 제 2 기입펄스 데이터의 형성과 기입펄스의 펄스 정형을 동일한 논리소자에 의해서 행하고 있으므로, 전체구성(배선영역 등에 반영된다)을 작게할 수 있다.

실시예 1 및 실시예 2 를 n 비트의 병렬입력용에 적용한 경우, 각 비트 데이터의 각각에 대하여, 데이터(DIN),(WD) 및 (WD/)를 펄스 정형부로 전송하기 위한 배선패턴이 필요하며, 전비트를 상대로 하여 보면, 3×n 개의 배선패턴이 필요하다. 이에 대하여, 실시예 3 에 있어서는, 각 비트 데이터와 공통기입 펄스 데이터의 배선패턴을 펄스정형기능 등을 담당하는 부분으로 보내면 좋으며, n+1 개의 배선 패턴으로 처리되기 때문에, 배선영역이 감소되고 그 결과, 칩면적의 감소라는 효과를 얻을 수 있다.

(D)기타의 실시예

상기 실시예 3 은, 복수비트의 병렬입력용의 것이지만, 그 기술적 사상을, 1 비트용의 회로에 적용할 수 있다.

상기 각 실시예에 있어서는, 반도체 기억장치 단체를 의식한 것이지만, 마이크로 컴퓨터 등의 반도체 집적회로에 짜 넣은 반도체 기억장치부분에 본 발명을 적용할 수 있다. 따라서, 대상으로 하는 메모리 셀이 레지스터를 구성하는 경우에도 본 발명을 적용할 수 있다.

각종 데이터의 유의 레벨이 상기 각 실시예에 한정되는 것은 믈론이며, 각종 데이터의 유의 레벨에 따라 이용하는 논리 게이트의 종류를 선정하면 좋다.

이상과 같이, 본 발명에 의하면, 기입제어신호 및 기입 데이터에 의거하여, 중간적인 기입펄스 데이터를 형성하는 기입 펄스 발생수단과, 이 중간적인 기입펄스 데이터와 입력된 기입 데이터의 논리연산을 행하여, 한 쌍의 데이터 선의 각각에 보내는 최종적인 제 1 및 제 2 기입펄스 데이터를 형성하는 데이터 재입력 수단을 가지므로, 기입제어신호가 인에이블에로 된 시점으로부터 그다지 시간이 경과하고 있는 않는 기입제어신호의 인에이블 상태에서 기입 데이터가 변화하였다하여도, 또한 그 후에 기입 데이터가 변화하였다 하여도, 최종적인 제 1 및 제 2 기입펄스 데이터로서, 서로 전후하는 펄스가 분리되어 있고, 게다가 양호한 펄스형상을 갖는 것을 얻을 수 있게 되고, 메모리 셀로의 기입이 정확하게 실행된다.

Claims

(삭제)
(정정)기입제어신호가 기입 인에이블 상태로 된 경우, 또는 기입 제어신호가 상기 기입 인에이블 상태에 있는 동안 기입 데이터가 변화하는 경우에, 상기 기입 데이터의 논리 레벨에 따라서, 한 쌍의 데이터 선에 각각 부여되는 제 1 및 제 2 기입 펄스 데이터의 한 쪽에 기입 펄스가 발생되는 반도체 기억장치의 데이터 입력회로에 있어서, 상기 기입 제어신호 및 기입 데이터에 의거하여, 중간적인 기입 펄스 데이터를 형성하며, 상기 기입제어신호가 기입 인에이블 상태인 동안 입력된 기입 데이터로부터 제 1 및 제 2 기입 데이터를 형성하는 기입데이터쌍 작성부, 및 상기 제 1 및 제 2 기입 데이터의 소정 에지를 각각 검출하여 중간적인 제 1 및 제 2 기입 펄스 데이터를 형성하는 기입 펄스쌍 발생부를 포함하는, 기입 펄스 발생수단, 및 상기 중간적인 기입 펄스 데이터와 상기 기입 데이터를 입력받고, 상기 입력된 중간적인 기입 펄스 데이터와 상기 입력된 기입 데이터 사이에 논리연산을 행하여, 상기 제 1 및 제 2 기입 펄스 데이터로서, 1 쌍의 데이터선에 각각 부여되는 최종적인 제 1 및 제 2 기입 펄스 데이터를 형성하며, 상기 중간적인 제 1 및 제 2 기입 펄스 데이터와, 상기 입력된 기입 데이터 사이에서 각각 논리연산을 행하여, 상기 최종적인 제 1 및 제 2 기입펄스 데이터를 형성하는, 데이터 재입력수단을 포함하는 것을 특징으로 하는, 반도체 기억장치의 데이터 입력회로.
(정정) 기입제어신호가 기입 인에이블 상태로 된 경우, 또는 기입 제어신호가 상기 기입 인에이블 상태에 있는 동안 기입 데이터가 변화하는 경우에, 상기 기입 데이터의 논리 레벨에 따라서, 한 쌍의 데이터 선에 각각 부여되는 제 1 및 제 2 기입 펄스 데이터의 한 쪽에 기입 펄스가 발생되는 반도체 기억장치의 데이터 입력회로에 있어서, 상기 기입 제어신호 및 기입 데이터에 의거하여, 중간적인 기입 펄스 데이터를 형성하고, 상기 기입 제어신호의 소정 에지를 검출하였을 때에 펄스 데이터를 출력하는 기입제어 천이 검출부, 상기 기입제어신호가 기입 인에이블 상태인 동안 입력된 기입 데이터의 소정 에지를 검출하였을 때에 펄스 데이터를 출력하는 기입 데이터 천이 검출부, 및 상기 기입제어 천이 검출부로부터의 펄스 데이터와, 삼기 기입 데이터 천이검출부로부터의 펄스 데이터를, 이들 펄스 데이터에 포함되어 있는 펄스의 타이밍을 유지하는 방식으로 합성하여 상기 중간적인 기입 펄스 데이터를 형성하는 펄스 데이터 합성부를 포함하는, 기입 펄스 발생수단, 및 상기 중간적인 기입 펄스 데이터와 상기 기입 데이터를 입력받고, 상기 입력된 중간적인 기입 펄스 데이터와 상기 입력된 기입 데이터 사이에 논리연산을 행하여, 상기 제 1 및 제 2 기입 펄스 데이터로서, 1 쌍의 데이터선에 각각 부여되는 최종적인 제 1 및 제 2 기입 펄스 데이터를 형성하며, 상기 펄스 데이터 합성부로부터의 상기 중간적인 기입 펄스 데이터와 상기 입력된 기입 데이터 사이에서 제 1 논리연산을 행하여, 상기 최종적인 제 1 기입 펄스 데이터를 형성하는 제 1 출력 형성부, 및 상기 펄스 데이터 합성부로부터의 상기 중간적인 기입 펄스 데이터와 상기 입력된 기입 데이터 사이에서 상기 제 1 논리연산과는 다른 제 2 논리연산을 행하여, 상기 최종적인 제 2 기입 펄스 데이터를 형성하는 제 2 출력형성부를 포함하는, 데이터 재입력 수단을 포함하는 것을 특징으로 하는, 반도체 기억장치의 데이터 입력회로.
(정정)제 3 항에 있어서, 상기 데이터 입력회로는 복수 비트의 병렬입력용이고, 상기 기입 데이터는 병렬데이터이며, 상기 기입 데이터 천이 검출부, 상기 제 1 출력 형성부 및 상기 제 2 출력 형성부가 상기 병렬데이터의 각 비트마다 제공되는 것을 특징으로 하는 반도체 기억장치의 데이터 입력회로.
(정정)제 2 항에 있어서, 상기 기입 펄스쌍 발생부는 지연회로들을 이용하여 상기 제 1 및 제 2 기입데이터의 소정 에지를 검출하며, 상기 지연회로 각각은, 상승에지에서의 천이특성과 하강 에지에서의 천이특성이 서로 다른 캐스캐이드된 인버터 게이트 형태로 구성되어 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입력회로.
(신설)제 3 항에 있어서, 상기 기입제어 천이 검출부와 상기 기입 데이터 천이 검출부는 지연회로들을 이용하여 상기 기입제어 신호와 기입 데이터의 소정 에지를 각각 검출하며, 상기 지연회로 각각은, 상승에지에서의 천이특성과 하강 에지에서의 천이특성이 서로 다른 캐스캐이드된 인버터 게이트 형태로 구성되어 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입력회로.